基于FPGA的雷達終端控制系統(tǒng)的設(shè)計

崔娟

摘 要：本文采用FPGA作為主控制器完成實時性要求高邏輯較簡單的功能，讓CPU主要負責復(fù)雜的數(shù)據(jù)處理，從而提高系統(tǒng)對時間的實時響應(yīng)能力。文中較詳細的介紹了系統(tǒng)的軟、硬件設(shè)計。

關(guān)鍵詞：雷達終端；FPGA；ISA總線；多譜勒音頻

DOI：10.16640/j.cnki.37-1222/t.2016.04.251

1 引言

雷達終端顯示控制系統(tǒng)不僅要完成數(shù)據(jù)的實時傳輸、復(fù)雜的人機交、還要完成目標點跡處理以及目標自動跟蹤等處理。通常是采用FPGA+CPU的方案來完成系統(tǒng)設(shè)計。CPU是在對復(fù)雜的數(shù)據(jù)處理方面具有優(yōu)勢，而缺陷就是需要提高時鐘頻率來滿足實時性要求；采用FPGA作為主控制器，可以減少CPU的負擔、降低主頻，提高系統(tǒng)的穩(wěn)定性以及可靠性。

2 系統(tǒng)設(shè)計

系統(tǒng)以FPGA芯片為控制核心，實現(xiàn)通信數(shù)據(jù)包的解析與轉(zhuǎn)發(fā)、ISA總線時序控制、鍵盤掃描、電壓采樣、音頻控制等功能。結(jié)構(gòu)框圖如圖1所示。

FPGA采用的是CYCLONE II EP2C70，CPU采用INTER公司的PM系列1GHz主頻的芯片，F(xiàn)PGA與CPU的通信采用ISA總線方式，該系統(tǒng)中，F(xiàn)PGA的主要功能是通過全雙工RS-485總線與雷達主機進行數(shù)據(jù)交互，對來自雷達主機的數(shù)據(jù)包進行解析，然后分類執(zhí)行控制，對要傳送給CPU的數(shù)據(jù)經(jīng)過處理后通過ISA總線輸出；也可同時接收CPU發(fā)送的數(shù)據(jù)，通過RS-485總線傳遞給雷達主機。FPGA通過第二路單路RS-485總線從雷達主機接收目標多普勒的數(shù)據(jù)包，解析后驅(qū)動音頻電路，輸出相應(yīng)的目標多普勒音頻信息，可讓雷達操作員利用音頻完成人工目標識別。（1）ISA總線模塊。ISA總線是IBM公司為PC/AT電腦而制定的總線標準，能支持16位的I/O設(shè)備，數(shù)據(jù)傳輸率可達8MB/S，具有DMA通道功能，可以在接收大量數(shù)據(jù)的同時不干擾CPU工作。只需要根據(jù)ISA標準，采用FPGA很容易能設(shè)計出其接口電路；（2）RS-485模塊。雷達整機系統(tǒng)要求雷達終端與主機要相距50m以上，數(shù)據(jù)傳輸速率大于2Mb/S，因此采用MAX3491芯片來完成，可以實現(xiàn)全雙工RS-485電路。經(jīng)過實驗證實當連接線為60m，傳輸1.5MHz的方波時，波形能夠完整的傳輸；（3）音頻模塊。FPGA輸出的是數(shù)字信號，因此該部分需要先把數(shù)字信號轉(zhuǎn)換成模擬信號，然后經(jīng)過信號濾波放大電路以及幅度控制電路，最后輸出至耳機，用D/A轉(zhuǎn)換器AD73311完成數(shù)字音頻信號至模擬信號之間的轉(zhuǎn)換，利用FPGA的普通IO口完成與AD73311的接口協(xié)議以及數(shù)字電位器（X9312）的控制。雷達目標多普勒信號頻率比較低，帶寬比較窄，而且當目標距離較遠時，信號很微弱以及夾雜的噪聲多。因為需要設(shè)計一個低通濾波器來降低噪聲的影響；還需要設(shè)計一個高倍的運算放大電路，把微弱信號盡量放大，因此利用數(shù)字電位器（X9312）控制聲音大小，使得多普勒聲音更適合人耳；（4）A/D采樣模塊。電源電壓經(jīng)過調(diào)理后，變成適合A/D采樣的信號，然后利用A/D采樣保持電路，完成模擬信號到數(shù)字信號之間的轉(zhuǎn)換。A/D轉(zhuǎn)換器采用經(jīng)典的8位CMOS芯片ADC0809。其具體時序圖可參考該芯片的Datasheet。

3 軟件設(shè)計

軟件基于QUARTUS II 平臺進行設(shè)計，采用原理圖與verilog語言相結(jié)合來編寫程序，軟件方面主要分以下幾個模塊設(shè)計：（1）RS-485收、發(fā)模塊。該模塊實質(zhì)上是參考通用異步收發(fā)器實現(xiàn)的，要用遠高于需求波特率的時鐘去采樣起始位，一般采樣時鐘為波特率的12倍；在對數(shù)據(jù)位采樣時，一般是采取中點采樣；（2）鍵盤掃描。鍵盤為了減少連接IO口的個數(shù)，通常采樣行列矩陣布置，F(xiàn)PGA通過分時對每列發(fā)送高低信號，然后進行相應(yīng)的逐行掃描，可以很容易的獲得按下按鍵的鍵值，采樣多次掃描到同一個鍵值就相當于去抖動，若判斷某鍵有按下時，就一直掃描該鍵，直到它釋放為止，然后建立該鍵的有效標志以及保存該鍵重復(fù)次數(shù)等信息；（3）A/D采樣。該模塊電路主要實現(xiàn)的是電壓采樣功能，F(xiàn)PGA的控制狀態(tài)圖在ST6狀態(tài)時讀取AD數(shù)據(jù)線上的數(shù)據(jù)，這樣從ST0至ST6循環(huán)一次就完成了一次數(shù)據(jù)的采樣，根據(jù)上述狀態(tài)圖利用verilog語言很容易完成軟件的編寫；（4）ISA總線時序控制。ISA總線16位標準存儲器訪問由3個總線時鐘周期組成。BCLK是總線時鐘，第1時鐘周期BCLK1為地址周期，在BCLK1的上升沿，擴展地址信號在地址線LA[23：17]上有效。到BCLK1的下降沿，總線地址鎖存使能信號BALE變?yōu)橛行?，用來鎖存擴展地址。之后，與數(shù)據(jù)線分離的地址線A[15：0]上發(fā)出地址信號，同時，數(shù)據(jù)線高位字節(jié)使能信號變?yōu)橛行顟B(tài)。從第2個時鐘周期BCLK2開始是數(shù)據(jù)周期，存儲器讀/寫或者擴展的存儲器讀/寫信號之一進入有效狀態(tài)。在BCLK2的開始（上升沿），ISA總線控制器檢測16位存儲器傳送信號M16#，如果該信號為0，意味著本次總線訪問是16位存儲器訪問，將在3個BCLK之內(nèi)完成。于是，在BCLK3的末了Host采樣數(shù)據(jù)總線，或由寫信號將數(shù)據(jù)寫入存儲器，當前總線周期結(jié)束；（5）音頻信號輸出。根據(jù)音頻信號轉(zhuǎn)換器AD733311的時序圖，該芯片是通過異步串行口來傳輸數(shù)據(jù)的。當SE為高電平時，通過設(shè)置幀同步信號可以啟動數(shù)據(jù)幀的傳輸，首先在時鐘SCLK的下降沿把SDIFS（SDOFS）設(shè)置為高電平，然后在下一個時鐘的下降沿把幀同步信號拉底，此時數(shù)據(jù)開始傳輸，在每個SCLK的上升沿SDO輸出數(shù)據(jù)，在SCLK的下降沿SDI接收數(shù)據(jù)；當一幀數(shù)據(jù)傳輸完成后，在SCLK的下降沿把SDIFS（SDOFS）拉高，下一個時鐘SCLK的下降沿再把幀同步信號拉低，就可以進行第二幀數(shù)據(jù)的傳輸。

4 結(jié)論

本系統(tǒng)采用EP2C70芯片為核心控制器，很好的解決了數(shù)據(jù)傳輸?shù)膶崟r性與多任務(wù)同時執(zhí)行的矛盾，具有成本低、器件少、可靠性高等特點。軟件設(shè)計方面采用原理圖與verilog語言同時開發(fā)，使得系統(tǒng)軟件具有較高的可讀性與可移植性。經(jīng)過實際應(yīng)用，該設(shè)計完全能滿足系統(tǒng)的要求。

參考文獻：

[1]ADC0809.pdf[Z].

[2]丁鷺飛，耿富錄.達雷原理（第三版）[M].西安：西安電子科技大學出版社，2004.

[3]陳忠平，高金定，高見芳.基于Quartus II的FPGA/CPLD設(shè)計與實踐[M].電子工業(yè)出版社，2010.

[4]沈曉紅，魯延峰，李凱.基于FPGA的ISA總線接口邏輯設(shè)計[J].微計算機信息，2011.