高速電路PCB及其電源完整性設計

PCB of High Speed Circuit and the Integrity Design for Its Power Supply

彭大芹　許海嘯　谷　勇　萬里燕(重慶郵電大學電子信息與網(wǎng)絡工程研究院，重慶　400065)

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高速電路PCB及其電源完整性設計

國家科技重大專項基金資助項目(編號:2012ZX03001012)。

修改稿收到日期: 2015－08－23。

第一作者彭大芹(1969－)，男，2001年畢業(yè)于重慶郵電大學信號與信息處理專業(yè)，獲碩士學位，高級工程師;主要從事移動通信終端、互聯(lián)網(wǎng)、物聯(lián)網(wǎng)以及車聯(lián)網(wǎng)方向的終端協(xié)議和解決方案等方面的研究。

0　引言

目前，隨著超高速集成電路技術的迅猛發(fā)展，印刷電路板(printed circuit board，PCB)設計技術也在日益推進［1］。作為PCB設計中最重要的部分，疊層結構的設計決定了PCB的整體性能［2］。具體來說，疊層結構包括了疊層的總層數(shù)、層厚度、不同類型層的層數(shù)及相對位置等方面［3］。所以本文首先對PCB的疊層結構進行了詳細分析，重點分析了不同疊層結構下電源、地及信號層的相對位置對電源完整性的影響。

對于移動通信終端來說，最復雜的互連結構莫過于電源分配網(wǎng)絡(power delivery network，PDN)。因為所有器件都直接或間接連接到PDN上，而PDN設計又是電源完整性設計的核心之一，這使得PCB的電源完整性設計已然成為業(yè)內關注的焦點［4］。一個好的PDN設計必須可以保證負載芯片有一個穩(wěn)定、持續(xù)的電源供給，這是電源完整性的最終設計目的［5］。將PDN結構作為PCB電源完整性設計的切入點，通過對PDN結構的研究剖析，分析可能影響PCB電源完整性設計的因素;然后將這些因素作為變量，通過專業(yè)仿真工具Power SI對PCB進行PDN阻抗仿真;最后根據(jù)仿真結果驗證PCB電源完整性設計方法的可行性與合理性。

1　PCB的疊層結構設計

1.1單板PCB的層數(shù)

單板的總層數(shù)，是指電源層數(shù)、地層數(shù)和信號層數(shù)的總和。在確定總層數(shù)時，要考慮到單板電源和地的種類、信號線的密集程度、板級的工作頻率，尤其是高頻部分、比較敏感的信號的特殊布線需求、單板性能指標的要求、成本以及電磁兼容(electromagnetic compatibility，EMC)指標等。

電源的層數(shù)是由電源的種類決定的。如果PCB只需要一個電源進行供電，那么一層電源就足夠了。如果有多種電源供電，就要分為兩種情況:一種是這些電源互不相交，那么可以采取電源層分割的方法;另一種是電源相互交錯的情況，就要考慮兩個及以上的電源平面。

地的層數(shù)是由電源和信號層來決定的。它要滿足幾個要求:一是關鍵的電源層要有對應的地層相鄰，滿足電源完整性的要求;二是關鍵信號，如時鐘、高頻、高速的一些信號需要有地層相鄰;三是元器件的下面即第二層和倒數(shù)第二層一般要有一個完整的地平面。二和三這兩種情況是為了獲得更好的信號完整性。

信號層數(shù)的確定需要借助專業(yè)的PCB設計軟件和有經(jīng)驗的工程師。工程師需要通過設計軟件的布局和布線密度的參數(shù)，再結合板級工作頻率、單板性能指標以及有特殊布線要求的信號數(shù)目估計所需信號層的數(shù)目［6］。

1.2信號、電源及地層的相對位置

信號層、電源層以及地層相對位置的確定有一些基本的原則，如所有信號層應盡可能與地層相鄰、避免2個信號層直接相鄰、主電源與對應地相鄰等［7］。但是在實際的疊層設計時，一定要結合實際的情況，對這些原則靈活運用，不能生搬硬套。

下面對一些具體的PCB疊層結構進行分析，包括4層板、6層板、8層板、10層板。其中，S為signal，代表信號層; P為power，代表電源層; G為ground，代表地層。4層板疊層結構如表1所示。

表1　4層板疊層結構Tab.1 Stacked structure of 4－layer board

結構1是2層板中最常見的疊層方式。頂層布置器件，第2層地層為第1層提供參考平面，為滿足電源完整性要求，第3層電源層與地層相鄰，底層走非關鍵的信號線，第3層電源層也可為底層提供參考平面。

結構2較少用，因為2個信號層相鄰，會產(chǎn)生信號完整性問題;電源層與地層相距較遠，可能會產(chǎn)生電源完整性問題;元器件走在頂層，會造成地層和電源層的不完整，產(chǎn)生阻抗不連續(xù)的情況。但是結構2不會產(chǎn)生很大的電磁干擾(electromagnetic interferance，EMI)問題，這是因為頂層為GND，內層傳輸線的輻射得到很好的抑制，這是結構2最大的優(yōu)點。

6層板疊層結構如表2所示。

表2　6層板疊層結構Tab.2 Stacked structure of 6－layer board

結構1是6層板中優(yōu)先考慮的疊層方式。第3層與地層和電源層相鄰，有良好的參考平面，是優(yōu)先布線層;第4層電源層與第5層相鄰，去耦效果良好，可以降低電源平面阻抗。

結構2適用于有成本限制、只能有一個地層的項目，所以優(yōu)先選擇第1層和第3層進行布線。

8層板疊層結構如表3所示。

表3　8層板疊層結構Tab.3 Stacked structure of 8－layer board

對于單電源的8層板來說，優(yōu)先考慮結構1，第4層地層和第5層電源層相鄰，保證了電源完整性，每個信號層都有較好的參考平面。

對于雙電源的8層板來說，優(yōu)先考慮結構2，結構2考慮到了無相鄰布線層，電源層與地層相鄰，信號都有參考平面等原則，但是由于底層的參考平面是電源層，所以底層不要走關鍵信號線。

結構3的底層相鄰地層，信號完整性較好，但是電源與地相距較遠，耦合較差，電源完整性問題嚴重。

10層板疊層結構如表4所示。

表4　10層板疊層結構Tab.4 Stacked structure of 10－layer board

對于單電源的10層板來說，優(yōu)先考慮結構1，結構1滿足基本的設計原則，性價比較高。結構2有3層地，有明顯的成本優(yōu)勢，但是有相鄰的信號線，信號完整性較差。

對于雙電源的10層板來說，優(yōu)先考慮結構3，第3層、第5層以及第8層都可走關鍵信號線和敏感線，性價比較高。

對于12層及以上的單板PCB疊層結構設計，可選的組合方式較多，在此就不一一列舉。最重要的是參考布線的一般原則，結合項目的實際需求和成本，進行具體分析。

2　PCB的電源完整性設計

2.1 PDN基本結構及分析

電源分配網(wǎng)絡設計是解決電源完整性問題的關鍵。PDN包括從穩(wěn)壓模塊到芯片的焊盤，再到裸芯片內分配本地電壓和返回電流的片上金屬層在內的所有互連［8］。PDN的基本結構如圖1所示。

圖1　PDN基本結構圖Fig.1 Basic structure of PDN

由圖1可以看出，PDN主要由穩(wěn)壓模塊、體電容器、陶瓷去耦電容、PCB平面(包括電源平面和地平面)、封裝等構成。

PDN設計的目的是提供一個從穩(wěn)壓模塊到芯片負載低阻抗的路徑，從而使得電流經(jīng)過時不會產(chǎn)生很大的紋波噪聲，最后到達負載的是一個穩(wěn)定的電壓。因此如何設計一個低阻抗的路徑就成了PDN設計的關鍵，一般芯片規(guī)格書里會有具體的阻抗值，這個阻抗值被稱為目標阻抗。

由公式Z = 2πfL可以看出，頻率較高時回路電感L制約著阻抗。所以在進行PCB設計時必須考慮如何設計才能減小PDN路徑上的回路電感，這樣高頻時回流路徑上的阻抗才能夠低于目標阻抗，符合PCB的電源完整性設計要求。

分析圖1的PDN基本結構，可以得知PDN中的環(huán)路電感包括以下3部分:

①電源平面和地平面間的回路電感;

②元器件或芯片負載安裝到PCB上的寄生電感;

③芯片內部的封裝電感。

但是由于研究探討的是PCB的PDN設計，所以只考慮電源和地平面之間的環(huán)路電感。平面之間環(huán)路電感由以下公式得到:

式中: h為電源和地平面之間的垂直距離; L為電源和地平面的長度; w為電源和地平面的寬度; pH/mil為磁導率單位。

由式(1)得知，環(huán)路電感值的大小與環(huán)路面積有關，面積越大，環(huán)路電感越大，所以減小環(huán)路電感最有效的方法就是減小環(huán)路面積。由式(1)可以推測，減小環(huán)路電感可以從兩個方面進行:一是減小電源和地網(wǎng)絡的長度L;二是減小電源和地網(wǎng)絡的垂直距離h，即減小電源和地網(wǎng)絡之間電介質厚度。

2.2 PDN仿真及仿真結果分析

以影響PDN阻抗的因素為變量，利用仿真工具Power SI對PDN進行頻域上的仿真，通過查看它的頻率阻抗曲線，比較不同的電源平面和地平面距離對PDN阻抗造成的影響。此次仿真實例的PCB疊層結構如圖2所示。

圖2　PCB疊層結構圖Fig.2 Stacked structure of PCB

由圖2(a)可以看出，此次仿真的對象是一個6層的PCB，其中，第5層是電源層，第2層是地層，電源層與地層的距離是0.73 mm，相距較遠。

通過比較修改前后的PCB疊層結構，可以看出電源層、地層和信號層的相對位置沒有變化，變化的只有第2層地層和第5層電源層之間的垂直距離，距離改為0.53 mm。軟件仿真得到的頻率阻抗曲線如圖3所示。

圖3　頻率阻抗曲線Fig.3 The curve of frequency vs.impedance

圖3中，最高阻抗為78 Ω的曲線為修改前PCB疊層結構仿真得到的頻率阻抗曲線，而最高阻抗為50 Ω的曲線為修改后的PCB疊層結構得到的頻率阻抗曲線。通過比較仿真結果可以驗證猜想，即PCB進行PDN設計時，盡量將電源與其對應的地平面相鄰排布并且盡量靠近，從而減小平面間的回路電感，降低電源、地平面阻抗，使PCB設計滿足電源完整性要求。圖3中，600～700 MHz之間的阻抗峰值是由于PCB諧振引起，可以通過增加去耦電容來改進。

3　結束語

本文從PCB的設計出發(fā)，以正向思維方法，先研究PCB的總層數(shù)及不同類型層的層數(shù);其次分析信號、電源及地層的相對位置對PCB設計的影響;最后從PDN結構入手，分析出可能影響PCB電源完整性設計的因素，將因素作為變量，對一個實際PCB進行仿真分析，驗證PCB疊層設計及電源完整性設計的可行性與合理性。相信隨著移動終端工作頻率的不斷提高，PCB及其電源完整性的設計也會越來越重要。

參考文獻

［1］秦俊，李偉哲.基于改進目標阻抗的電源分配網(wǎng)絡設計方法［J］.電子科技，2013，26(5):74－77.

［2］張木水.高速電路電源分配網(wǎng)絡設計與電源完整性分析［D］.西安:西安電子科技大學，2009.

［3］王劍宇，蘇穎.高速電路設計實踐［M］.北京:電子工業(yè)出版社，2012.

［4］陳蘭兵，鐘章民，肖定如.Cadence高速電路設計: Allegro Sigrity SI/PI/EMI設計指南［M］.北京:電子工業(yè)出版社，2014.

［5］Madhavan S，Ege A.芯片與系統(tǒng)的電源完整性建模與設計［M］.李玉山，張木水，譯.北京:電子工業(yè)出版社，2009.

［6］于爭.電源完整性設計詳解［EB/OL］.［2013－06－01］.http: / /www.sig7.com.

［7］Eric B.信號完整性與電源完整性分析［M］.李玉山，劉洋，譯.北京:電子工業(yè)出版社，2015.

PCB of High Speed Circuit and the Integrity Design for Its Power Supply

彭大芹許海嘯谷勇萬里燕
(重慶郵電大學電子信息與網(wǎng)絡工程研究院，重慶400065)

摘要:詳細分析了印刷電路板(PCB)的疊層結構設計，包括單板總層數(shù)，信號、電源及地層層數(shù)，尤其是信號、電源及地層的相對位置排列。具體研究了PCB的電源完整性設計，分析了高速電路中的電源分配網(wǎng)絡(PDN)結構，得出PCB設計中可能影響電源完整性設計的因素?；谶@些因素，進行了仿真分析，仿真結果驗證了PCB電源完整性設計的可行性與合理性。

關鍵詞:PCB疊層結構電源完整性電源分配網(wǎng)絡(PDN)電磁兼容電磁干擾

Abstract:The design of stacked structure for printed circuit board(PCB)is analyzed in detail，including total layer number of single board，layer numbers of signals，power supply and grounding，especially the relative arrangement position of signal，power and grounding layers.The integrity design of power supply for PCB is researched in detail.The structure of power delivery network (PDN)of high speed circuit is analyzed，the factors may affect the integrity design are obtained.Based on these factors，the simulation analysis is conducted; the results verify the feasibility and rationality of the integrity design of power for PCB.

Keywords:Printed circuit board(PCB)Stacked structurePower integrity Power delivery network(PDN)Electromagnetic compatibility Electromagnetic interference

中圖分類號:TH7; TP21

文獻標志碼:A

DOI:10.16086/j.cnki.issn1000－0380.201603002