基于FPGA的雷達(dá)IQ光纖數(shù)據(jù)采集及傳輸系統(tǒng)

孫高俊,劉志英

(中國(guó)電子科技集團(tuán)公司第38研究所 孔徑陣列和空間探測(cè)實(shí)驗(yàn)室,安徽 合肥　230031)

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基于FPGA的雷達(dá)IQ光纖數(shù)據(jù)采集及傳輸系統(tǒng)

孫高俊,劉志英

(中國(guó)電子科技集團(tuán)公司第38研究所 孔徑陣列和空間探測(cè)實(shí)驗(yàn)室,安徽 合肥230031)

摘要針對(duì)雷達(dá)IQ光纖數(shù)據(jù)流高速、實(shí)時(shí)傳輸?shù)膯?wèn)題,基于StratixII GX系列高性能FPGA和CPCI標(biāo)準(zhǔn)總線(xiàn)等硬件設(shè)備,采用數(shù)據(jù)率自動(dòng)判別、乒乓緩存和計(jì)算機(jī)實(shí)時(shí)中斷處理等關(guān)鍵技術(shù),設(shè)計(jì)了一種雷達(dá)IQ光纖數(shù)據(jù)采集及傳輸系統(tǒng)。介紹了系統(tǒng)的組成和設(shè)計(jì)原理,并對(duì)系統(tǒng)的硬件、FPGA和軟件設(shè)計(jì)進(jìn)行了描述。經(jīng)實(shí)際工程驗(yàn)證,該數(shù)據(jù)采集及傳輸系統(tǒng)性能穩(wěn)定。

關(guān)鍵詞CPCI總線(xiàn);FPGA;數(shù)據(jù)采集;光纖傳輸;DMA

由于雷達(dá)探測(cè)威力和探測(cè)精度的要求越來(lái)越高,導(dǎo)致雷達(dá)天線(xiàn)陣面收發(fā)單元的規(guī)模也變的日益龐大,以及中頻采樣、DBF等技術(shù)的采用,雷達(dá)各分系統(tǒng)之間數(shù)據(jù)的傳輸量越來(lái)越大,傳輸速率的要求也越來(lái)越高。若仍采用傳統(tǒng)傳輸方式,將出現(xiàn)大量的電纜和連接器,增加天線(xiàn)陣面的重量和體積。而光纖傳輸具有傳輸損耗小、抗干擾能力強(qiáng)、傳輸速率高等優(yōu)點(diǎn)[1],所以其在相控陣?yán)走_(dá)領(lǐng)域中的應(yīng)用越來(lái)越普及。

FPGA(Field Programmable Gate Array)在現(xiàn)代電子設(shè)計(jì)中得到了廣泛應(yīng)用,其容量、功能、可靠性以及響應(yīng)速度均在不斷提高。用一片F(xiàn)PGA完全可實(shí)現(xiàn)光纖通道間的數(shù)據(jù)傳輸與處理。鑒于此,本文結(jié)合某項(xiàng)目實(shí)際應(yīng)用,主要介紹基于光纖和Altera公司StratixIIGX系列FPGA的雷達(dá)IQ數(shù)據(jù)采集及傳輸系統(tǒng)設(shè)計(jì)。

1系統(tǒng)原理

在某工程項(xiàng)目中,需要將通過(guò)光纖傳輸?shù)睦走_(dá)IQ數(shù)據(jù)進(jìn)行實(shí)時(shí)采集,將光纖數(shù)據(jù)轉(zhuǎn)換為網(wǎng)絡(luò)數(shù)據(jù)發(fā)給后端計(jì)算機(jī)進(jìn)行后續(xù)處理。光纖傳輸速率為2.4 Gbit·s-1。IQ數(shù)據(jù)寬度為48位,有兩種數(shù)據(jù)傳輸速率:32個(gè)波束,每個(gè)波束速率為1.25 MHz或8個(gè)波束,每個(gè)波束速率為5 MHz。按要求選擇其中一個(gè)波束進(jìn)行網(wǎng)絡(luò)轉(zhuǎn)發(fā)?；谝陨闲枨?雷達(dá)IQ數(shù)據(jù)采集及傳輸系統(tǒng)的原理圖如圖1所示。

首先借助FPGA對(duì)光纖傳輸?shù)腎Q數(shù)據(jù)進(jìn)行解碼處理,根據(jù)指令選取某一波束進(jìn)行數(shù)據(jù)采集,將采集后的數(shù)據(jù)進(jìn)行RAM乒乓緩存處理。CPCI主板根據(jù)硬件中斷信號(hào),實(shí)時(shí)啟動(dòng)DMA讀操作,PCI總線(xiàn)讀取RAM數(shù)據(jù),通過(guò)網(wǎng)絡(luò)打包發(fā)給后端計(jì)算機(jī)。系統(tǒng)設(shè)計(jì)主要分為硬件設(shè)計(jì)和軟件設(shè)計(jì)兩部分。

2系統(tǒng)硬件設(shè)計(jì)及實(shí)現(xiàn)

系統(tǒng)的硬件設(shè)計(jì)主要包括CPCI數(shù)據(jù)采集板和CPCI主板的設(shè)計(jì)。對(duì)于CPCI計(jì)算機(jī)主板,選用成熟COTS產(chǎn)品即可。采集板的設(shè)計(jì)主要包括FPGA選型、光電轉(zhuǎn)換模塊設(shè)計(jì)和CPCI總線(xiàn)接口模塊設(shè)計(jì)等。

圖1　雷達(dá)IQ數(shù)據(jù)采集及傳輸系統(tǒng)原理圖

圖2　數(shù)據(jù)采集板硬件原理框圖

2.1FPGA選型及外圍電路設(shè)計(jì)

Altera公司的StratixIIGX系列FPGA除具有傳統(tǒng)FPGA的功能外,還能實(shí)現(xiàn)光纖傳輸?shù)母咚俅惺瞻l(fā)器(Transeiver)。本設(shè)計(jì)中選用的芯片型號(hào)為EP2SGX90FF1508,器件中等價(jià)邏輯單元(LE)高達(dá)90 960個(gè),片內(nèi)存儲(chǔ)器達(dá)到4.3 Mbit[2],完全可滿(mǎn)足本系統(tǒng)中對(duì)大容量數(shù)據(jù)乒乓緩存的需求。

FPGA外圍電路設(shè)計(jì)主要包括:FPGA電源電路設(shè)計(jì)、配置加載電路設(shè)計(jì)等。FPGA供電電路主要包括DC/DC整流模塊,將外部輸入的+3.3 V電壓變換為+1.2 V的FPGA核電壓和FPGA高速收發(fā)器工作所需的+1.5 V。在系統(tǒng)設(shè)計(jì)中,采用了JTAG和AS兩種加載方式,互為備份。

2.2光電轉(zhuǎn)換模塊設(shè)計(jì)

需要通過(guò)光電轉(zhuǎn)換模塊來(lái)實(shí)現(xiàn)FPGA輸出的高速差分信號(hào)到光信號(hào)的轉(zhuǎn)換。本系統(tǒng)采用的光模塊型號(hào)為Stratos公司的LTP-LT12MB,該光模塊支持單模光纖,工作波長(zhǎng)為1 300 nm,具有良好的EMI性能,可實(shí)現(xiàn)2.5 Gbit·s-1的傳輸數(shù)率,能夠滿(mǎn)足數(shù)據(jù)傳輸要求。

由于FPGA中高速收發(fā)通道的接口電平為1.5 V的PCML,為和LVDS、LVPECL、3.3V-PCML等接口電平相連[3],需進(jìn)行交流耦合處理。

針對(duì)本系統(tǒng)而言,由于采用的光模塊差分輸出信號(hào)的電平是LVPECL的,而后面FPGA的高速串行收發(fā)器的差分接收信號(hào)電平是PCML的,兩種接口標(biāo)準(zhǔn)的共模電壓不同,需采用AC耦合電路來(lái)完成兩種電平的轉(zhuǎn)換[4]。在本系統(tǒng)中,傳輸協(xié)議選擇為Basic,數(shù)據(jù)率為2 400 Mbit·s-1,輸入時(shí)鐘為120 MHz,數(shù)據(jù)通道寬度為16位。

2.3CPCI總線(xiàn)接口模塊設(shè)計(jì)

系統(tǒng)CPCI總線(xiàn)接口設(shè)計(jì)采用CPCI“軟核”的方式實(shí)現(xiàn),即充分利用板卡上已有的Stratix IIGX FPGA,在FPGA內(nèi)部實(shí)現(xiàn)符合PCI總線(xiàn)協(xié)議的PCI總線(xiàn)接口控制器,使PCI接口和用戶(hù)邏輯結(jié)合得更緊密,并省去了傳統(tǒng)的PCI專(zhuān)用總線(xiàn)接口器件,提高了系統(tǒng)集成度[5]。

系統(tǒng)CPCI總線(xiàn)接口控制器為32位、33 MHz操作,支持maser和slave兩種模式,支持DMA讀寫(xiě)操作[6]。

3FPGA程序設(shè)計(jì)

FPGA程序設(shè)計(jì)是本系統(tǒng)研制的核心。其主要功能是完成光纖IQ數(shù)據(jù)的解碼,根據(jù)輸入的工作參數(shù),完成IQ數(shù)據(jù)采集的采樣窗口控制;根據(jù)光纖傳輸數(shù)據(jù)協(xié)議,自動(dòng)判別并進(jìn)行5 MHz和1.25 MHz兩種不同數(shù)據(jù)率的數(shù)據(jù)采集;對(duì)實(shí)時(shí)采集的IQ數(shù)據(jù)進(jìn)行乒乓緩存處理,傳輸至計(jì)算機(jī)的PCI總線(xiàn),并產(chǎn)生中斷信號(hào),通知計(jì)算機(jī)實(shí)時(shí)進(jìn)行數(shù)據(jù)的讀取,從而完成采集數(shù)據(jù)的傳輸控制。

FPGA軟件模塊框架如圖3所示。FPGA軟件代碼全部用VHDL語(yǔ)言編程實(shí)現(xiàn),并借助Altera公司的Quartus II軟件對(duì)代碼的正確性進(jìn)行了仿真測(cè)試和實(shí)際工作條件下的測(cè)試驗(yàn)證。

圖3　FPGA軟件模塊框圖

3.1光纖解碼

按照約定的數(shù)據(jù)傳輸協(xié)議,對(duì)光纖IQ數(shù)據(jù)進(jìn)行數(shù)

據(jù)糾錯(cuò)等解碼處理,將光纖數(shù)據(jù)時(shí)鐘轉(zhuǎn)化為本地時(shí)鐘,以方便進(jìn)行后續(xù)處理。

3.2數(shù)據(jù)采集控制

在本系統(tǒng)中,雷達(dá)IQ數(shù)據(jù)的傳輸有兩種格式:IQ數(shù)據(jù)格式為同時(shí)傳輸32個(gè)波束,每個(gè)波束速率為1.25 MHz或者同時(shí)傳輸8個(gè)波束,每個(gè)波束速率為5 MHz,每個(gè)IQ數(shù)據(jù)為48位。在設(shè)計(jì)中,首先根據(jù)光纖傳輸協(xié)議,自動(dòng)進(jìn)行采樣數(shù)據(jù)率的判別,以便對(duì)于不同的數(shù)據(jù)率分別進(jìn)行處理。其次,進(jìn)行1.25 MHz數(shù)據(jù)率或5 MHz數(shù)據(jù)率下的IQ采集處理,產(chǎn)生1.25 MHz數(shù)據(jù)率或5 MHz數(shù)據(jù)率下的RAM緩存數(shù)據(jù)。兩種數(shù)據(jù)率下的采集控制處理流程如圖4所示。

圖4　數(shù)據(jù)采集控制及乒乓緩存流程圖

RAM塊存儲(chǔ)及計(jì)算機(jī)數(shù)據(jù)讀取時(shí)間分析如下:對(duì)于1.25 MHz、48位寬的IQ數(shù)據(jù),PCI總線(xiàn)的寬度為32位,所以寫(xiě)滿(mǎn)每片16 k×32 bit容量大小的RAM的時(shí)間為:(16×1 024×32)/(1.25×1 0242×48)=8.33 ms。

同樣方法可以計(jì)算得出對(duì)于5 MHz、48位寬的IQ數(shù)據(jù),寫(xiě)滿(mǎn)每片16 k×32 bit容量RAM的時(shí)間為2.08 ms,而理論上計(jì)算,計(jì)算機(jī)以DMA方式讀取16 k×32 bit的數(shù)據(jù)需要時(shí)間為(16×1 024)/(33×10 242)=0.47 ms。

由以上計(jì)算可知,在1.25 MHz、48位寬的IQ數(shù)據(jù)傳輸狀態(tài)下,計(jì)算機(jī)每間隔8.33 ms會(huì)收到采集數(shù)據(jù)讀中斷請(qǐng)求,而DMA讀完RAM數(shù)據(jù)只需0.47 ms,所以可保證采集數(shù)據(jù)能及時(shí)被讀取而不會(huì)被后續(xù)覆蓋。在具體設(shè)計(jì)中,對(duì)于1.25 MHz數(shù)據(jù)率下的IQ數(shù)據(jù)進(jìn)行全量程采樣處理。而對(duì)于5 MHz數(shù)據(jù)率的IQ數(shù)據(jù),考慮到PCI數(shù)據(jù)讀寫(xiě)及網(wǎng)絡(luò)傳輸速率的影響,進(jìn)行采樣距離開(kāi)窗處理。

3.3數(shù)據(jù)乒乓緩存及輸出控制

為保證采集數(shù)據(jù)的完整性和實(shí)時(shí)性,需要對(duì)數(shù)據(jù)進(jìn)行乒乓緩存處理[7]。

對(duì)1.25 MHz和5 MHz的IQ數(shù)據(jù)進(jìn)行數(shù)據(jù)選擇后,進(jìn)行RAM乒乓緩存處理,首先寫(xiě)A片RAM,A片RAM寫(xiě)滿(mǎn)后,產(chǎn)生IRQA,同時(shí)數(shù)據(jù)再切換寫(xiě)B(tài)片RAM,寫(xiě)滿(mǎn)B片RAM后,產(chǎn)生IRQB,然后再寫(xiě)A片RAM,寫(xiě)B(tài)片RAM,依次循環(huán)。

CPCI計(jì)算機(jī)收到中斷信號(hào)后,讀取中斷標(biāo)志寄存器,判別是A片或B片RAM的中斷,然后依次循環(huán)讀取相應(yīng)RAM中的數(shù)據(jù)。從而實(shí)現(xiàn)從光纖數(shù)據(jù)到計(jì)算機(jī)內(nèi)存數(shù)據(jù)的轉(zhuǎn)換和傳輸控制。

4系統(tǒng)軟件設(shè)計(jì)

4.1操作系統(tǒng)選擇

在本雷達(dá)IQ數(shù)據(jù)采集系統(tǒng)中,在IQ數(shù)據(jù)傳輸速率、中斷響應(yīng)及數(shù)據(jù)處理等方面對(duì)整個(gè)系統(tǒng)的實(shí)時(shí)性和可靠性要求較高。因此,選用WindRiver公司設(shè)計(jì)開(kāi)發(fā)的VxWorks操作系統(tǒng)作為開(kāi)發(fā)平臺(tái)。VxWorks操作系統(tǒng)是一種具有微內(nèi)核、高性能和可伸縮的嵌入式實(shí)時(shí)操作系統(tǒng)(RTOS),其以良好的可靠性和卓越的實(shí)時(shí)性被廣泛應(yīng)用于通信、軍事、航空、航天等領(lǐng)域[8]。

4.2軟件處理流程

系統(tǒng)工作軟件運(yùn)行在X86體系的CPCI計(jì)算機(jī)主板上。軟件主要的工作過(guò)程如下:系統(tǒng)初始化時(shí)掃描檢測(cè)系統(tǒng)中是否安裝了雷達(dá)數(shù)據(jù)采集板。掃描到采集板后,讀出該P(yáng)CI設(shè)備的配置空間,獲取板卡的硬件信息,具體包括內(nèi)存的物理地址空間和IO地址空間等。物理地址獲得后,便可方便地映射到虛擬內(nèi)存中,供CPU訪(fǎng)問(wèn)[9]。當(dāng)IQ數(shù)據(jù)緩存的RAM被寫(xiě)滿(mǎn)時(shí),產(chǎn)生中斷,系統(tǒng)通過(guò)PCI總線(xiàn)從雙口RAM向內(nèi)存中搬運(yùn)數(shù)據(jù)。軟件將分次讀取的RAM數(shù)據(jù),打包組合后通過(guò)網(wǎng)絡(luò)發(fā)送至后端分系統(tǒng)的PC機(jī)進(jìn)行處理。

軟件處理流程簡(jiǎn)圖如圖5所示。其主要處理流程如下:

(1)系統(tǒng)通電后,軟件首先進(jìn)行初始化處理,包括采集板PCI設(shè)備的初始化和部分工作參數(shù)的設(shè)置等;

(2)等待PCI硬件中斷信號(hào),收到中斷信號(hào)后,進(jìn)入中斷服務(wù)程序,辨別當(dāng)前光纖數(shù)據(jù)的傳輸速率是5 MHz或1.25 MHz,同時(shí)查詢(xún)中斷寄存器,確認(rèn)是乒乓RAM中的哪片被寫(xiě)滿(mǎn)后發(fā)出的中斷。然后分別進(jìn)行兩種數(shù)據(jù)率下的DMA讀取;

(3)對(duì)DMA讀取的數(shù)據(jù)進(jìn)行整理組合后,打包通過(guò)網(wǎng)絡(luò)發(fā)送給目的計(jì)算機(jī)。

圖5　軟件處理流程簡(jiǎn)圖

5結(jié)束語(yǔ)

本文提出的基于FPGA的雷達(dá)IQ光纖數(shù)據(jù)采集及傳輸系統(tǒng)設(shè)計(jì)已實(shí)際應(yīng)用于某工程項(xiàng)目中,數(shù)據(jù)采集及傳輸穩(wěn)定可靠。系統(tǒng)主要技術(shù)特點(diǎn):采用高性能FPGA和光纖傳輸大幅提高了數(shù)據(jù)采集的采樣速率和實(shí)時(shí)性;基于大容量RAM的乒乓緩存處理和計(jì)算機(jī)中斷處理序,確保了采集數(shù)據(jù)的完整性和傳輸可靠性。系統(tǒng)采用的實(shí)現(xiàn)方法對(duì)于其他應(yīng)用場(chǎng)合下光纖數(shù)據(jù)的采集和傳輸系統(tǒng)的設(shè)計(jì)也具有較好的借鑒作用。但隨著計(jì)算機(jī)技術(shù)的不斷發(fā)展,計(jì)算機(jī)總線(xiàn)在PCI總線(xiàn)基礎(chǔ)上逐漸發(fā)展為更高帶寬和頻率的PCI-Express總線(xiàn)[10]。因此,基于PCI-Express總線(xiàn)的數(shù)據(jù)采集及傳輸系統(tǒng)在未來(lái)將得到廣泛應(yīng)用。

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Radar IQ Fiber-Optical Data Acquisition and Transmission System Based on FPGA

SUN Gaojun,LIU Zhiying

(Aperture Array and Space Exploration Laboratory,China Electronics Technology Group Corporation No.38 Research Institute,Hefei 230031,China)

AbstractIn view of the high-speed and real-time transmission problem of radar IQ fiber-optic data stream,a radar IQ Fiber-optical data acquisition and transmission system is designed based on the Stratix II GX series FPGA,the CPCI international standard bus and other hardware devices.Some key technologies such as data rate automatic identification,ping-pang cache,real-time interrupt processing are applied in this system.Emphasis is put on the structure of the data acquisition and transmission system and its design principle.Hardware design,FPGA design and software design are also introduced.Experiments results show that this system has stable performance.

KeywordsCPCI bus;FPGA;data acquisition;fiber-optical transmission;DMA

中圖分類(lèi)號(hào)TN957.52

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1007-7820(2016)04-169-04

doi:10.16180/j.cnki.issn1007-7820.2016.04.045

作者簡(jiǎn)介:孫高俊(1977—),男,高級(jí)工程師。研究方向:雷達(dá)數(shù)據(jù)處理及嵌入式系統(tǒng)設(shè)計(jì)。

收稿日期:2015- 09- 02