基于FPGA的雷達(dá)目標(biāo)模擬

邢依依,陳　偉

(西安電子科技大學(xué) 電子信息攻防對(duì)抗與仿真重點(diǎn)實(shí)驗(yàn)室,陜西 西安　710071)

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基于FPGA的雷達(dá)目標(biāo)模擬

邢依依,陳偉

(西安電子科技大學(xué) 電子信息攻防對(duì)抗與仿真重點(diǎn)實(shí)驗(yàn)室,陜西 西安710071)

摘要目標(biāo)模擬在雷達(dá)的研制和生產(chǎn)中,不僅能加快項(xiàng)目開(kāi)發(fā)的進(jìn)度,還可降低研制成本。文中研究了基于FPGA實(shí)現(xiàn)雷達(dá)目標(biāo)模擬系統(tǒng)的方法,搭建了以Xilinx公司Virtex-6系列芯片為核心的硬件平臺(tái)。該系統(tǒng)可實(shí)時(shí)模擬點(diǎn)目標(biāo)回波,能適應(yīng)復(fù)雜調(diào)制波形。此外,文中還結(jié)合基于線性調(diào)頻信號(hào)的驗(yàn)證,通過(guò)脈沖壓縮等方法對(duì)系統(tǒng)的性能進(jìn)行了測(cè)試,分析了雷達(dá)回波的信息。仿真結(jié)果表明,在理論的距離為1 200 m,延遲時(shí)間8 μs的條件下距離誤差僅為11 m,延遲時(shí)間誤差0.07 μs,在本項(xiàng)目允許范圍內(nèi)。系統(tǒng)可較好地實(shí)現(xiàn)雷達(dá)目標(biāo)模擬。

關(guān)鍵詞FPGA;雷達(dá)目標(biāo)模擬;脈沖壓縮

雷達(dá)發(fā)射的信號(hào)本身不包含任何信息,只有當(dāng)發(fā)射信號(hào)遇到目標(biāo)反射回波后才可包含目標(biāo)的信息。若全部采用外場(chǎng)試飛,將會(huì)耗費(fèi)大量的財(cái)力、物力和人力,其研制周期也相對(duì)較長(zhǎng),甚至在一些環(huán)境惡劣、極端天氣的條件下實(shí)驗(yàn)難以進(jìn)行,因此雷達(dá)目標(biāo)模擬對(duì)雷達(dá)的性能和指標(biāo)測(cè)試是一個(gè)關(guān)鍵部分,在現(xiàn)代雷達(dá)系統(tǒng)的研制和調(diào)試過(guò)程中,常采用目標(biāo)模擬技術(shù)。

本文搭建了基于FPGA的硬件平臺(tái)并采用Xilinx的ISE可編程開(kāi)發(fā)軟件平臺(tái)實(shí)現(xiàn)雷達(dá)目標(biāo)模擬。一方面FPGA有豐富內(nèi)部資源,集成度高,功耗低等優(yōu)點(diǎn),使得整體系統(tǒng)有著高精度和穩(wěn)定度,另一方面。結(jié)合Matlab進(jìn)行仿真,將發(fā)射信號(hào)和回波信號(hào)的數(shù)據(jù)導(dǎo)出以驗(yàn)證系統(tǒng),對(duì)系統(tǒng)的性能進(jìn)行有效的評(píng)估。

1雷達(dá)目標(biāo)模擬的基本理論

雷達(dá)的距離分辨力與信號(hào)帶寬有關(guān),帶寬越寬,距離分辨力越好。信號(hào)在時(shí)域上的持續(xù)寬度越大,在頻域上的分辨能力就越好,即速度分辨力越好。通過(guò)發(fā)射寬脈寬的信號(hào)以保證足夠大的作用距離,且將接收到的回波信號(hào)通過(guò)脈沖壓縮的方法獲得窄脈沖信號(hào),以提高距離的分辨力,解決作用距離和分辨力之間的矛盾。因此,為保證一定的信噪比的情況下,也為了解決檢測(cè)能力、距離分辨力和測(cè)距精度之間的矛盾,應(yīng)采用大時(shí)寬帶寬積信號(hào)。而線性調(diào)頻信號(hào)(LFM)就是其中一種應(yīng)用最廣的信號(hào)形式。

2雷達(dá)目標(biāo)模擬的FPGA實(shí)現(xiàn)

2.1系統(tǒng)的整體結(jié)構(gòu)

本文基于在FPGA中實(shí)現(xiàn)目標(biāo)模擬的信號(hào)處理,將信號(hào)處理部分的設(shè)計(jì)框圖如圖1所示。

圖1　信號(hào)處理部分設(shè)計(jì)框圖

2.2系統(tǒng)的硬件設(shè)計(jì)

系統(tǒng)硬件部分由時(shí)鐘芯片、A/D采樣芯片、FPGA、外接的DDR3芯片、D/A芯片組成。硬件設(shè)計(jì)框圖如圖2所示。

圖2　目標(biāo)模擬硬件實(shí)現(xiàn)設(shè)計(jì)框圖

時(shí)鐘發(fā)生器選取TI公司的CDCE62005,可為ADC、FPGA、DAC提供高質(zhì)量的時(shí)鐘輸入信號(hào)。晶振提供板上工作時(shí)鐘,通過(guò)FPGA配置時(shí)鐘發(fā)生器產(chǎn)生時(shí)鐘。A/D采樣芯片型號(hào)為ADS42JB69,是帶有高速串行協(xié)議JESD204B的A/D轉(zhuǎn)換器,16位分辨率,最大時(shí)鐘速率250 MSample·s-1,采用高速串行接口和FPGA中的GTX連接。完成的是將采樣到的信號(hào)通過(guò)其自帶的高速串行接口發(fā)送給FPGA,而FPGA芯片采用Xilinx公司的Virtex-6系列,具體型號(hào)為XC6VLX240TFF1156。根據(jù)要求,目標(biāo)模擬存儲(chǔ)資源,時(shí)寬最大20 ms,按照250 MHz采樣率,存儲(chǔ)位寬16位,需10 MB容量,因此采用的為FPGA片外存儲(chǔ),本文中采用DDR3作為波形的存貯介質(zhì)以實(shí)現(xiàn)片外存儲(chǔ),進(jìn)而實(shí)現(xiàn)回波信號(hào)的時(shí)延功能。D/A芯片的型號(hào)為AD9142,16位分辨率,最大數(shù)據(jù)率為250 MSample·s-1,內(nèi)插可到1 000 MSample·s-1,DAC輸出的模擬信號(hào)再經(jīng)過(guò)濾波器輸出。

3系統(tǒng)的性能測(cè)試及評(píng)估

3.1檢測(cè)原理

本文選用LFM信號(hào),因其具備突出的特點(diǎn)是匹配濾波器對(duì)多普勒頻移不敏感[4],即使回波信號(hào)有較大的多普勒頻移,匹配濾波器仍能起到壓縮的作用。LFM信號(hào)的數(shù)學(xué)表達(dá)式[5]

(1)

(3)

式中,td是信號(hào)回波的延遲時(shí)間。

在接收回波信號(hào)的同時(shí)不可避免的會(huì)接收到噪聲以及各種干擾信號(hào),為使信噪比最大、波形失真最小、鑒別出有用的目標(biāo),使用匹配濾波器以實(shí)現(xiàn)脈沖壓縮。設(shè)發(fā)射信號(hào)為s(t),其頻譜為S(w),則匹配濾波器在頻率域的特性為

H(w)=kS*(w)exp(-jwt0)

(4)

脈沖響應(yīng)函數(shù)為

h(t)=ks*(t0-t)

(5)

U0(w)=S(w)H(w)

(6)

代入式(3)可得輸出信號(hào)[7]u0(t)為

(7)

3.2仿真測(cè)試結(jié)果

本文結(jié)合仿真完成了對(duì)系統(tǒng)回波的測(cè)試。將模擬后從D/A輸出的回波信號(hào)導(dǎo)出。由于本文中D/A輸出的是基帶信號(hào),故此處將信號(hào)發(fā)生器送入的發(fā)射信號(hào)先導(dǎo)入Matlab并在該環(huán)境下進(jìn)行數(shù)字正交下變頻,產(chǎn)生理論上的基帶發(fā)射信號(hào),再與D/A輸出的基帶回波信號(hào)匹配濾波,以評(píng)估系統(tǒng)的性能[10-11]。

圖3　系統(tǒng)測(cè)試模型

發(fā)射信號(hào)指標(biāo):信號(hào)載頻f0=62.5MHz;帶寬B=30MHz;脈寬τ=10μs。

圖4　Matlab產(chǎn)生LFM信號(hào)的時(shí)域波形和幅頻特性

經(jīng)ArbExpress Application軟件導(dǎo)入信號(hào)源后的發(fā)射信號(hào)波形和頻譜如圖5所示。

圖5　示波器導(dǎo)出的發(fā)射信號(hào)時(shí)域波形和幅頻特性

發(fā)射信號(hào)導(dǎo)入Matlab并在該環(huán)境下進(jìn)行數(shù)字正交下變頻,產(chǎn)生理論上的基帶信號(hào)如圖6所示。

圖6　發(fā)射信號(hào)經(jīng)下變頻后的基帶信號(hào)

經(jīng)過(guò)脈沖壓縮后可得

圖7　示波器導(dǎo)出的發(fā)射信號(hào)與回波信號(hào)匹配濾波的結(jié)果

圖7(a)為I路回波信號(hào),圖7(b)為發(fā)射信號(hào)正交下變頻后的I路和I路回波匹配濾波的結(jié)果。由圖7可看出回波信號(hào)的延遲時(shí)間是8.07 μs,即目標(biāo)和雷達(dá)間的距離是1 211 m。,而理論距離是1 200 m,延遲時(shí)間8 μs,即誤差為11 m。經(jīng)驗(yàn)證,回波延遲的誤差在本項(xiàng)目允許范圍內(nèi)。

4結(jié)束語(yǔ)

本文通過(guò)提出基于FPGA的目標(biāo)模擬的設(shè)計(jì)方法,論述了雷達(dá)目標(biāo)模擬的基本原理,給出了硬件設(shè)計(jì)的思路、實(shí)現(xiàn)硬件平臺(tái)的方法以及本文實(shí)現(xiàn)的器件和參數(shù)要求。結(jié)合Matlab,通過(guò)將電路板的輸出信號(hào)經(jīng)示波器導(dǎo)出數(shù)據(jù)與原始輸入的發(fā)射信號(hào)數(shù)據(jù)進(jìn)行脈沖壓縮,以驗(yàn)證系統(tǒng)的性能。從仿真結(jié)果可以看出系統(tǒng)能夠滿足設(shè)計(jì)要求。

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Radar Target Simulation Based on FPGA

XING Yiyi,CHEN Wei

(Key Laboratory of Electronic Information Countermeasure and Simulation,Xidian University,Xi’an 710071,China)

AbstractTarget simulation both speeds up project development and reduces the costs in radar development and production.In this paper,the method of radar target simulation based on FPGA is studied and the hardware platform is built with the Virtex-6 series chips of the Xilinx Company as the core.The system is capable of real-time simulation of the point target echo and adaptation to complex modulation waveforms.System performance is tested by pulse compression methods combing the authentication with chirp signals,and the radar echo information is analyzed.Simulation results show that at a theoretical distance of 1 200 m and a lower latency of 8 μs,the actual distance error is only 11 m with a delay time error of 0.07 μs,within the allowable range in this project.

KeywordsFPGA;radar target simulation;pulse compression

中圖分類號(hào)TN955+.2

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1007-7820(2016)04-161-04

doi:10.16180/j.cnki.issn1007-7820.2016.04.043

作者簡(jiǎn)介:邢依依(1989—),女,碩士研究生。研究方向:目標(biāo)模擬。

收稿日期:2015- 09- 08