DIP引腳應(yīng)變分析

游　藩，李　本，王　強(qiáng)，陳　敏

（解放軍63981部隊，武漢　430311）

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DIP引腳應(yīng)變分析

游藩，李本，王強(qiáng)，陳敏

（解放軍63981部隊，武漢430311）

摘要：為了研究雙列直插式元件在振動沖擊環(huán)境下的可靠性，首先通過建立其物理模型，利用莫爾積分方法對引腳的變形進(jìn)行分析，可以得到引腳任意位置的變形量；而后建立元件的實體模型，利用有限元方法對其應(yīng)力應(yīng)變進(jìn)行仿真分析，結(jié)果表明在外載荷作用下，引腳是元件的薄弱環(huán)節(jié)，尤其在引腳與其他部位連接位置處易出現(xiàn)應(yīng)力集中使其應(yīng)變量較大，導(dǎo)致可靠性降低；最后進(jìn)行振動沖擊環(huán)境下的應(yīng)變測量試驗，在30 g的沖擊載荷下，引腳的最大變形量可達(dá)66.47×10(-6)，在50 g的沖擊載荷下，引腳的最大變形量可達(dá)173.95×10(-6)，在掃頻過程中，當(dāng)激振頻率為146.48 Hz時，引腳的變形量最大。

關(guān)鍵詞：DIP引腳，莫爾積分，有限元，應(yīng)變

0　引言

DIP（Dual In-line Package）封裝即雙列直插式封裝技術(shù)，是指采用雙列直插形式封裝的集成電路芯片。它是一種簡單快捷的封裝方式，在中小規(guī)模集成電路上應(yīng)用比較廣泛，這種封裝由于受工藝的影響，引腳數(shù)目一般不會超過100［1］。

采用這種封裝方式的芯片有兩排引腳，可以直接焊接在有相同焊孔數(shù)的焊位中，承擔(dān)著電氣連接和機(jī)械連接的雙重重任，其特點是可以很方便地實現(xiàn)PCB板的穿孔焊接，和主板有很好的兼容性。但是，由于其封裝面積和厚度都比較大，并且引腳強(qiáng)度較低，很容易損壞，導(dǎo)致可靠性較差。引腳失效將導(dǎo)致整個器件的失效，因此，了解引腳的應(yīng)變狀況顯得尤為重要［2］。

長期以來，國內(nèi)外學(xué)者對表面貼裝器件的三維形態(tài)預(yù)測、動態(tài)特性等方面做了大量的研究［3-4］。文獻(xiàn)［5-6］運(yùn)用有限元和實驗相結(jié)合的方法研究了雙列直插式元件在焊接過程中的應(yīng)力。但到目前為止，在振動條件下對DIP引腳的應(yīng)變分布等方面的研究還很少。本文以40引腳的塑料包封結(jié)構(gòu)式DIP為研究對象，對其引腳進(jìn)行應(yīng)變分析，可為其可靠性分析提供參考。

1物理模型的建立

當(dāng)引腳焊接到電路板上時，它們的相對傾角不會隨電路板的上下振動而改變。引腳將始終與電路板保持垂直。而且，由于器件本體比引腳要硬得多，引腳在器件本體的引出點處，也將始終與器件本體保持垂直。因而，對DIP引腳建立如圖1（a）所示的簡化模型。其中a段是引腳與芯片主體相連漏至在外的有效長度，（b+c）段是引腳有效懸置長度，M為外部載荷，E為引腳材料的彈性模量，I1、I2、I3分別為三段（橫截面不同）引腳的橫截面對中性軸的慣性矩。

該模型為一個三次超靜定結(jié)構(gòu)。首先解除固定端處的3個多余約束，并以3個多余未知力代替，得到如圖1（b）所示的相當(dāng)系統(tǒng)。應(yīng)用式（1）計算正則方程（2）中的3個常數(shù)項和9個系數(shù)。

圖1　DIP元件引腳簡化物理模型

將上述結(jié)果代入正則方程，

對于該DIP引腳，

求得，

其中負(fù)號表示與物理模型圖中假設(shè)的方向相反。該3個多余約束力也就是支座B處的反力。即，

由平衡方程，

得到，

求得支座A、B的支座反力，再利用莫爾積分方法即可求得任一位置的變形量。

2有限元仿真分析

依據(jù)分析對象的實際尺寸及材料參數(shù)，建立DIP芯片有限元［7］模型如圖2所示。其中，器件本體底面粘接到PCB板上，引腳插入焊孔并進(jìn)行焊接固定。因此，對芯片的約束方式采用芯片本體底面豎直方向位移約束，引腳底部全方向約束，用于模擬引腳焊接固定的情況。

圖2　DIP芯片有限元模型

通過對芯片施加相應(yīng)的激勵，得到如下應(yīng)力、應(yīng)變響應(yīng)結(jié)果，分別如圖3和圖4所示。

圖3　應(yīng)力分布云圖

圖4　應(yīng)變分布云圖

從應(yīng)力應(yīng)變分布云圖可以看出，應(yīng)力和應(yīng)變較大的位置均出現(xiàn)在引腳與本體連接位置以及引腳焊接處，表明在外載荷作用下，引腳是DIP芯片的薄弱環(huán)節(jié)，尤其在引腳與其他部位連接位置處易出現(xiàn)應(yīng)力集中，導(dǎo)致其可靠性降低。

3試驗分析

為了準(zhǔn)確了解DIP引腳在振動沖擊環(huán)境下的應(yīng)變變化情況，以便進(jìn)一步了解其振動可靠性，對電路板上的DIP引腳進(jìn)行應(yīng)變測量試驗［8-9］。試驗系統(tǒng)示意圖如圖5所示。實物連接圖如圖6和下頁圖7所示。

圖5　應(yīng)變測量試驗系統(tǒng)示意圖（以沖擊臺為例）

圖6　沖擊下應(yīng)變測量試驗

圖7　掃頻振動下應(yīng)變測量試驗

利用測試系統(tǒng)同時采集DIP芯片安裝位置附近PCB表面的動態(tài)應(yīng)變（ε）以及元器件本體表面的動態(tài)應(yīng)變（ε'）。將兩組動態(tài)應(yīng)變響應(yīng)信號進(jìn)行濾波放大并求差（Δε=ε'-ε），以獲得元器件引腳的變形（Δε）。電路板上應(yīng)變片粘貼位置如圖8所示。

圖8　應(yīng)變片粘接位置局部圖

在沖擊試驗臺分別對激勵水平為30 g和50 g兩種工況進(jìn)行沖擊試驗，測得DIP引腳的應(yīng)變響應(yīng)分別如圖9和圖10所示。

圖9　沖擊加速度為30 g時的應(yīng)變響應(yīng)曲線

圖10　沖擊加速度為50 g時的應(yīng)變響應(yīng)曲線

由圖可知，在沖擊載荷為30 g時，引腳的最大應(yīng)變值為66.47×10-6，在沖擊載荷為50 g時，引腳的最大應(yīng)變?yōu)?73.95×10-6。

在電動振動臺上進(jìn)行掃頻試驗，振動臺掃頻條件的設(shè)置如表1所示，形成的目標(biāo)譜如圖11所示。

圖11　目標(biāo)譜

在該條件下，測得DIP引腳變形的時間歷程曲線如圖12所示，對其進(jìn)行頻域分析后得到如圖13所示的頻譜分析曲線。

圖12　時間歷程曲線（局部）

圖13　頻譜分析曲線（局部）

由圖可知，盡管掃頻過程中的加速度峰值僅為10 g（實際偏?。?，引腳的動態(tài)應(yīng)變響應(yīng)峰值卻可達(dá)733.35×10-6，比在沖擊臺上激勵水平為50 g時的響應(yīng)峰值還要高出4倍。另外，從頻譜分析曲線圖中發(fā)現(xiàn)，當(dāng)激振頻率為146.48 Hz時，引腳應(yīng)變響應(yīng)最大。由此可知，盡管掃頻過程激勵幅值較小，但是當(dāng)激振頻率達(dá)到與電路板固有頻率接近時（該約束條件下電路板固有頻率即約為146.48 Hz），電路板會發(fā)生共振導(dǎo)致較大的位移，從而引起芯片引腳較大

的應(yīng)變。

4　結(jié)論

對于DIP引腳，在外載荷作用下，引腳易出現(xiàn)應(yīng)力集中，是整個器件的薄弱環(huán)節(jié)；通過沖擊實驗發(fā)現(xiàn)，在30 g的沖擊載荷下，引腳的最大變形量可達(dá)66.47×10-6，在50 g的沖擊載荷下，引腳的最大變形量可達(dá)173.95×10-6；通過掃頻試驗發(fā)現(xiàn)，當(dāng)激振頻率為146.48 Hz時，引腳的變形量最大，此時激振頻率與電路板固有頻率接近，導(dǎo)致電路板產(chǎn)生較大位移從而引起引腳較大應(yīng)變。

參考文獻(xiàn)：

［1］蟲蟲.CPU技術(shù)面面觀-CPU封裝技術(shù)［J］.電腦知識與技術(shù)，2008（9）：59-62.

［2］彭寶華，周經(jīng)倫，劉學(xué)敏.元器件性能退化信息的系統(tǒng)性能可靠性評估［J］.火力與指揮控制，2011，36（10）:148-151.

［3］郭強(qiáng)，趙玫，孟光.隨機(jī)振動條件下SMT焊點半經(jīng)驗疲勞壽命累積模型［J］.振動與沖擊，2005，24（2）：24-26.

［4］周德儉，潘開林，吳兆華.球柵陣列（BGA）器件焊點形態(tài)成形建模與預(yù)測［J］.半導(dǎo)體學(xué)報，1999，20（1）：47-52.

［5］蘇飛，王光周，楊會平，等.雙列直插器件（DIP）焊接過程中的應(yīng)力評價［J］.實驗力學(xué)，2010，25（6）：619-624.

［6］陳燕，伍文華，滑曉飛.DIP器件在隨機(jī)振動條件下的應(yīng)力分析［J］.機(jī)械設(shè)計與制造，2013（4）：70-72.

［7］曾攀，石偉，雷麗萍.工程有限元方法［M］.北京：科學(xué)出版社，2010.

［8］王長成，馬榮國，任澤亮，等.宇航用DIP封裝元器件力學(xué)環(huán)境適應(yīng)性評估［J］.電子產(chǎn)品可靠性與環(huán)境試驗，2012，30（3）：11-15.

［9］畢錦棟，林長苓.集成電路封裝技術(shù)可靠性探討［J］.電子產(chǎn)品可靠性與環(huán)境試驗，2008，26（6）：34-38.

The Strain Analysis of The Dual In-line Package Pins

YOU Fan，LI Ben，WANG Qiang，CHEN Min
（Unit 63981 of PLA，Wuhan 430311，China）

Abstract：In order to study the reliability of the Dual In-line Package electronic components in vibration and shock environment.First of all，through the establishment of its physical model，by using the Moore integral method to analyze the deformation of the pins and the deformation at any position can be obtained.Then established the entity model of the electronic components and analyzed its stress and strain by using the finite element method，the results show that the pins is the weakest link element under the external load，especially the connecting position between the pins and the other parts which prone to stress concentration to make the deformation in a large value and reduced its reliability.Finally the strain measurement test of the pins under vibration and shock environment was done，the maximum deformation of the pins can up to 66.47×10(-6)in the impact load of 30 gravitational acceleration，the maximum deformation of the pins can up to 173.95×10(-6)in the impact load of 50 gravitational acceleration，when the excitation frequency is 146.48 Hz，the deformation of the pin has the maximum value in the sweep process.

Key words：dual In-line package pins，moore integral，finite element，strain

作者簡介：游藩（1977-），男，湖南新化人，工程師。研究方向：武器系統(tǒng)動力學(xué)。

收稿日期：2015-02-26修回日期：2015-04-25

文章編號：1002-0640（2016）03-0173-04

中圖分類號：TN603

文獻(xiàn)標(biāo)識碼：A