基于FPGA的電能質(zhì)量監(jiān)測裝置設(shè)計(jì)

江　政，周　勇，陳雪美，呂娜偉

(鄭州大學(xué) 電氣工程學(xué)院，河南 鄭州 450001)

?

基于FPGA的電能質(zhì)量監(jiān)測裝置設(shè)計(jì)

江政，周勇，陳雪美，呂娜偉

(鄭州大學(xué) 電氣工程學(xué)院，河南 鄭州 450001)

摘要：為了提高電能質(zhì)量監(jiān)測的精度和速度，設(shè)計(jì)了以FPGA為處理控制核心的監(jiān)測裝置.硬件部分主要包括信號(hào)采集單元、通信單元、電源單元等.軟件方面，在FPGA上定制了NIOS II的嵌入式核心，優(yōu)化了數(shù)據(jù)并行處理流程，在FPGA芯片內(nèi)構(gòu)建鎖相倍頻模塊和FFT諧波分析算法模塊，實(shí)現(xiàn)了對(duì)電能質(zhì)量數(shù)據(jù)的同步采樣和分析.測試表明，裝置具有響應(yīng)速度快、測量精度高和實(shí)時(shí)性能好的特點(diǎn)，符合國家關(guān)于電能質(zhì)量監(jiān)測的標(biāo)準(zhǔn).

關(guān)鍵詞：電能質(zhì)量；現(xiàn)場可編程門陣列；快速傅里葉變換

0引言

近年來，電網(wǎng)中各種不對(duì)稱性負(fù)荷、沖擊性負(fù)荷和非線性負(fù)荷不斷增加，對(duì)電能質(zhì)量造成不同程度的影響，這些問題已經(jīng)引起了供電企業(yè)和一些敏感用戶的關(guān)注，實(shí)時(shí)和連續(xù)地監(jiān)測電能質(zhì)量指標(biāo)是發(fā)現(xiàn)和整治電能質(zhì)量相關(guān)問題的前提條件[1-3].現(xiàn)場可編程門陣列(field-programmable gate array，F(xiàn)PGA)作為專用集成電路領(lǐng)域中的一種半定制電路,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)[4].

從目前已有的基于FPGA的電能質(zhì)量監(jiān)測裝置來看，文獻(xiàn)[5]采用DSP+FPGA的設(shè)計(jì)方案，結(jié)合了兩者的優(yōu)點(diǎn)，但是結(jié)構(gòu)復(fù)雜，不利于裝置功能擴(kuò)展，產(chǎn)品更新?lián)Q代困難.文獻(xiàn)[6]和文獻(xiàn)[7]的嵌入式核心分別為uC/OS操作系統(tǒng)和ARM-IP核，兩者均能協(xié)調(diào)裝置各個(gè)單元的運(yùn)行，但在FPGA中代碼的移植和開發(fā)過程繁瑣，占用較大片內(nèi)資源，開發(fā)成本高.筆者僅用FPGA來完成了整個(gè)電能質(zhì)量監(jiān)測和分析過程，在FPGA中定制NIOS II的嵌入式核心，并給出詳細(xì)檢測結(jié)果.

1監(jiān)測裝置的硬件設(shè)計(jì)

監(jiān)測裝置主要由信號(hào)采集單元、核心處理單元、通信單元、電源單元及人機(jī)交互單元構(gòu)成.硬件采用模塊化設(shè)計(jì)方案，簡化了硬件設(shè)計(jì)和FPGA的協(xié)調(diào)控制，整體設(shè)計(jì)如圖1所示.

圖1　裝置的整體框圖

1.1信號(hào)采集單元

裝置的電壓電流轉(zhuǎn)換電路如圖2所示.設(shè)計(jì)中采用了兩種電壓輸入范圍，分別為100 V和250 V，以適應(yīng)變電站等的PT二次側(cè)電壓和普通市電電壓測量，按1 kΩ/V的比例外串限流電阻,調(diào)節(jié)電位器用來測量校準(zhǔn).

以R1、R2、R3的聯(lián)接為例，當(dāng)R2抽頭調(diào)節(jié)至最左端時(shí)，Ua_100 V+測量端口串入的電阻為：

(1)

當(dāng)R2抽頭調(diào)節(jié)至最右端時(shí)，Ua_100 V+測量端口串入的電阻為：

(2)

圖2　電壓電流傳感器應(yīng)用電路圖

由此可知，Ua_100V+測量端口串入的電阻調(diào)節(jié)范圍為-2.56%～2.44%.電壓電流傳感器的跟蹤電壓輸出范圍為交流0～5 V.

模數(shù)轉(zhuǎn)換器采用了ADI公司推出的新一代16位、8通道、同步采樣、雙極性輸入、單電源供電的模數(shù)轉(zhuǎn)換器AD7606[8].AD7606的應(yīng)用電路如圖3所示.

圖3　AD7606接線圖

在克萊默的眼里看來，河流是地球的血液，漂流木是滋養(yǎng)地球血液的營養(yǎng)，2011年時(shí)，當(dāng)她連續(xù)3天看到大量原木源源不斷在奴河中漂浮而過時(shí)，腦海里就出現(xiàn)了這個(gè)十分貼切的比喻。在人類開始清理河道為水上航運(yùn)開道之前，大量的原木筏子和倒下的樹木堵塞河流和河口的景象是很常見的。

1.2核心處理單元

核心處理單元主要由FPGA內(nèi)的同步采樣模塊、NIOS II核模塊、電能質(zhì)量指標(biāo)計(jì)算和分析模塊和數(shù)據(jù)存儲(chǔ)模塊，其中同步采樣模塊由相位選擇電路、過零比較電路和鎖相倍頻電路組成.

裝置核心處理單元采用了Altera公司的EP4CE6E22C8N，鎖相倍頻電路由鎖相環(huán)和分頻電路構(gòu)成，其作用是在采樣時(shí)防止發(fā)生頻譜泄漏和頻率混疊，實(shí)現(xiàn)裝置同步采樣，減小FFT算法中的柵欄效應(yīng)，提高整體的測量和計(jì)算精度.NIOS II核模塊協(xié)調(diào)各個(gè)單元和模塊之間的配合，完成整個(gè)電能質(zhì)量監(jiān)測和分析過程.

1.3通信單元

本裝置主要通信方式為USB通信,將電能質(zhì)量指標(biāo)的分析結(jié)果傳輸?shù)缴衔粰C(jī)或存儲(chǔ)于U盤等大容量的存儲(chǔ)器中.筆者選用CYPRESS公司的芯片CY7C68013A，該芯片集成了USB2.0收發(fā)器、增強(qiáng)的8051微控制器、SIE(串行接口引擎)和可編程的外圍接口，具有12和480 Mb/s兩種傳輸速率，可使用中斷傳輸、控制傳輸、同步傳輸和批量傳輸4種USB傳輸方式.USB通信模塊如圖4所示.

圖4　USB通信模塊

USB 接口芯片采用了同步Slave FIFO方式，即從機(jī)方式, CY7C68013A芯片通過FD[15∶0]的16位雙向數(shù)據(jù)總線與FPGA進(jìn)行連接，F(xiàn)PGA提供的25 MHz外部時(shí)鐘IFCLK的信號(hào)，因此其最大傳輸速度可達(dá)200 Mbps.FIFOADR[1∶0]用于選擇FIFO的端點(diǎn)緩沖區(qū)，F(xiàn)LAGA、FLAGB、FLAGC分別用作CY7C68013A內(nèi)FIFO的標(biāo)志管腳，反映FIFO的當(dāng)前狀態(tài)，SLOE能夠使FD的輸出，SLRD與SLWR分別用作FIFO的讀寫選通信號(hào).

通信單元還包括RS232模塊和GPRS模塊，RS232模塊完成數(shù)據(jù)的串行通信，GPRS模塊實(shí)現(xiàn)監(jiān)測裝置數(shù)據(jù)的遠(yuǎn)程傳輸和監(jiān)控.RS232模塊采用MAXIM公司生產(chǎn)的MAX232芯片，通信比特率設(shè)定為115.2 kbps.

2監(jiān)測裝置的軟件設(shè)計(jì)

2.1嵌入式核心設(shè)計(jì)

FPGA程序包括同步采樣模塊、NIOS II核模塊、電能質(zhì)量指標(biāo)計(jì)算與分析模塊和數(shù)據(jù)存儲(chǔ)模塊.具體流程如圖5所示.

圖5　主程序流程圖

裝置上電之后，存儲(chǔ)芯片里面的數(shù)據(jù)會(huì)自動(dòng)加載到FPGA中，然后在NIOS II的控制下對(duì)各個(gè)部分進(jìn)行初始化，控制信號(hào)采集單元進(jìn)行電壓電流的數(shù)據(jù)采樣，完成電能質(zhì)量各項(xiàng)指標(biāo)運(yùn)算，最后將分析結(jié)果進(jìn)行保存，判斷數(shù)據(jù)是否需要發(fā)送和裝置是否繼續(xù)運(yùn)行.

2.2FFT的算法設(shè)計(jì)

快速傅里葉變換(FFT)是進(jìn)行諧波分析的關(guān)鍵[10].單片機(jī)和DSP芯片都是通過軟件編程的方式編寫FFT算法代碼，DSP至多也是通過芯片內(nèi)的MAC單元進(jìn)行加速運(yùn)算，實(shí)質(zhì)上都還屬于串行運(yùn)算，它的算法復(fù)雜度是O(nlogn).然而FPGA通過并行的乘加單元進(jìn)行FFT，只需要經(jīng)過logn級(jí)的乘加法運(yùn)算，運(yùn)算速度相對(duì)提高了n倍.以8個(gè)點(diǎn)的FFT運(yùn)算為例，若采用DSP芯片或單片機(jī)完成的話，要進(jìn)行12次的乘加運(yùn)算后才能得出計(jì)算結(jié)果，而通過FPGA的并行FFT電路實(shí)現(xiàn)的話，僅需3級(jí)乘加法運(yùn)算，顯著地加快了電能質(zhì)量數(shù)據(jù)的計(jì)算速度.在FPGA中利用Verilog HDL語言編程實(shí)現(xiàn)FFT算法,可對(duì)輸入信號(hào)進(jìn)行快速的諧波分析，給出它們的幅值與相位.硬件上的并行結(jié)構(gòu)和數(shù)據(jù)的并行處理流程,使監(jiān)測裝置的性能大大提高,克服了軟件串行運(yùn)行的缺點(diǎn).

3測試結(jié)果及分析

3.1頻率測量結(jié)果

測試數(shù)據(jù)和絕對(duì)誤差如表1所示,使用泰克TDS2012C數(shù)字示波器比較頻率測量值.表中f1和f2分別為示波器測量值和監(jiān)測裝置測量值.

表1　頻率測量測試表

由表1可知，監(jiān)測裝置與泰克示波器的頻率測量的最大絕對(duì)誤差為0.007 Hz,測量精度滿足國家標(biāo)準(zhǔn)[11]的要求.

3.2電壓有效值測量結(jié)果

由于JCD4046測試電源的顯示精度為三位半，測試以四位半勝利牌VC86E電壓表的顯示作為電壓有效值的測量基準(zhǔn)，測量結(jié)果如表2所示.

表2　三相電壓測量測試表

由表2可以看出，三相電壓的相對(duì)測量誤差分布在-0.15%～0.15%之間，測量精度滿足國家標(biāo)準(zhǔn)[12]對(duì)A級(jí)儀表的要求.

3.3電壓諧波測量結(jié)果

限于JCD4060測試電源輸出電壓所含諧波分量的設(shè)定范圍為2～21次，因此筆者對(duì)電壓諧波測量的測試只檢測電源輸出的2～21次諧波分量，基波電壓設(shè)定為100 V，參考測量儀器為Fluke345.測試結(jié)果表明，當(dāng)Ub(各次諧波電壓)≥1%UN(UN為100 V)時(shí)，最大誤差為4.7%Ub，小于5%Ub；當(dāng)Ub<1%UN時(shí)，最大誤差為0.14%UN，小于0.15%UN；測量精度滿足國家標(biāo)準(zhǔn)[13]對(duì)B級(jí)儀表的要求.

3.4電壓序分量測量結(jié)果

根據(jù)JCD4060測試電源設(shè)定三相不對(duì)稱電壓，可計(jì)算出對(duì)應(yīng)的電壓序分量(理論計(jì)算結(jié)果).檢測裝置通過FFT計(jì)算出各相基波分量的幅值和相角，然后再計(jì)算出電壓序分量(測試結(jié)果).兩者相比，計(jì)算出電壓不平衡度的誤差分布在-0.2%～0.2%之間，滿足國家標(biāo)準(zhǔn)[14]的要求.

4結(jié)論

設(shè)計(jì)的基于FPGA的電網(wǎng)電能質(zhì)量監(jiān)測裝置，完成了各部分的硬件設(shè)計(jì)和軟件編程.測試結(jié)果證明該裝置具有響應(yīng)速度快、測量精度高、實(shí)時(shí)性能好和操作簡單的特點(diǎn)，不僅能夠滿足電能質(zhì)量監(jiān)測的要求，而且整個(gè)裝置的集成度高,擴(kuò)展性強(qiáng),降低了硬件對(duì)設(shè)備升級(jí)的限制,方便以后采用新的算法和模塊進(jìn)行升級(jí)和更新，具有較高的實(shí)用價(jià)值.

參考文獻(xiàn)：

[1]儲(chǔ)珺,馬建偉.基于小波變換的電能質(zhì)量擾動(dòng)信號(hào)的檢測[J].電力系統(tǒng)保護(hù)與控制,2009,37(5):34-36,64.

[2]林海雪.現(xiàn)代電能質(zhì)量的基本問題[J].電網(wǎng)技術(shù),2001,25(10):5-12.

[3]肖湘寧.電能質(zhì)量分析與控制[M].北京:中國電力出版社,2004．

[4]趙鋒,馬迪銘，孫煒，等. FPGA上嵌入式系統(tǒng)設(shè)計(jì)實(shí)例[M].西安:西安電子科技大學(xué)出版社,2008:26-28.

[5]王平,高陽，王林泓，等.基于DSP與FPGA的實(shí)時(shí)電能質(zhì)量監(jiān)測終端系統(tǒng)[J].電力系統(tǒng)保護(hù)與控制,2012,40(12):125-129.

[6]陳宏.基于FPGA的電能質(zhì)量監(jiān)測裝置的研究[D]. 東北農(nóng)業(yè)大學(xué)工程學(xué)院, 2010.

[7]袁斌,朱正偉,孫廣輝,等.基于FPGA的電能質(zhì)量監(jiān)測系統(tǒng)[J]. 電源技術(shù), 2014,38(12):2436-2437.

[8]周勇,朱明麗，杜霞，等.基于DSP+GPRS的遠(yuǎn)程在線電能質(zhì)量監(jiān)測系統(tǒng)設(shè)計(jì)[J].鄭州大學(xué)學(xué)報(bào)(工學(xué)版),2014,35(5):23-26.

[9]Altera Corporation. Nios II世界上最多功能的嵌入式處理器[DB/OL]. 2008.

[10]解蕾,解大,張延遲.新型電能質(zhì)量表的算法及實(shí)現(xiàn)[J].電測與儀表,2008,45(09):1-4，10.

[11]國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局,國家標(biāo)準(zhǔn)化管理委員會(huì).電能質(zhì)量.電力系統(tǒng)頻率偏差:GB/T 15945—2008[S].北京:中國標(biāo)準(zhǔn)出版社,2008.

[12]國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局,國家標(biāo)準(zhǔn)化管理委員會(huì).電能質(zhì)量.供電電壓偏差:GB/T 12325—2008[S].北京:中國標(biāo)準(zhǔn)出版社,2008.

[13]國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局,國家標(biāo)準(zhǔn)化管理委員會(huì).電能質(zhì)量.公用電網(wǎng)諧波:GB/T 14549—1993[S].北京:中國標(biāo)準(zhǔn)出版社,1993.

[14]國家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局,國家標(biāo)準(zhǔn)化管理委員會(huì).電能質(zhì)量.三相電壓不平衡:GB/T 15543—2008[S].北京:中國標(biāo)準(zhǔn)出版社,2008.

Design of a Power Quality Monitoring Device Based on FPGA

(School of Electrical Engineering, Zhengzhou University, Zhengzhou 450001, China)

Abstract:In order to improve accuracy and speed, a power quality monitoring device is designed with field-programmable gate array (FPGA) as the core of processing and controlling. Hardware of the device includes signal acquisition unit, communication unit, power supply unit, etc.. The software includes an NIOS II embedded core with optimized flow of data parallel processing and built-in phase-locked frequency multiplication module and FFT harmonic analysis module for the synchronous sampling and analysis of power quality data. Test results show that the device has advantages of fast response, high accuracy and satisfactory real-time performance, and conforms to the national standards of power quality monitoring.

Key words:power quality； field-programmable gate array (FPGA)； fast Fourier transform (FFT)

中圖分類號(hào)：TM711

文獻(xiàn)標(biāo)志碼：A

doi:10.3969/j.issn.1671-6833.201505040

通訊作者：周勇(195—)，男，河南信陽人，鄭州大學(xué)教授，研究方向?yàn)殡娔苜|(zhì)量分析與控制，E-mail:zhouy@zzu.edu.cn.

收稿日期:2015-05-26；

修訂日期：2015-00-00

文章編號(hào):1671-6833(2016)02-0029-04

引用本文:江政，周勇，陳雪美,等.基于FPGA的電能質(zhì)量監(jiān)測裝置設(shè)計(jì)[J].鄭州大學(xué)學(xué)報(bào)(工學(xué)版)，2016,37(2)：29-32.