嵌入式彈載計(jì)算機(jī)檢測(cè)系統(tǒng)研究與實(shí)現(xiàn)

摘 要： 針對(duì)航空制導(dǎo)炸彈的自動(dòng)檢測(cè)系統(tǒng)，按照自頂向下的設(shè)計(jì)思路，提出了檢測(cè)系統(tǒng)設(shè)計(jì)方案，論證了自動(dòng)檢測(cè)系統(tǒng)方案的可行性。重點(diǎn)闡述了CPCI的系統(tǒng)框架、CPCI通信技術(shù)、嵌入式智能接口技術(shù)以及其基本實(shí)現(xiàn)思路。通過硬件設(shè)計(jì)、嵌入式軟件開發(fā)以及應(yīng)用程序開發(fā)，實(shí)現(xiàn)了彈載計(jì)算機(jī)內(nèi)嵌測(cè)試模塊與自動(dòng)檢測(cè)系統(tǒng)的通信和交互操作。進(jìn)一步完成了針對(duì)彈載計(jì)算機(jī)硬件接口和軟件的測(cè)試，經(jīng)試驗(yàn)驗(yàn)證，該自動(dòng)檢測(cè)系統(tǒng)有利于加快彈載計(jì)算機(jī)研發(fā)的試驗(yàn)進(jìn)程，實(shí)現(xiàn)了開發(fā)目的。

關(guān)鍵詞： 檢測(cè)自動(dòng)化； 彈載計(jì)算機(jī)； 智能接口； 嵌入式系統(tǒng)； CPCI

中圖分類號(hào)： TN919?34； TP274+.5 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2016）17?0102?04

0 引 言

彈載計(jì)算機(jī)檢測(cè)系統(tǒng)是保障武器系統(tǒng)研制質(zhì)量、戰(zhàn)斗威力的關(guān)鍵設(shè)備，它的戰(zhàn)術(shù)、技術(shù)性能對(duì)提高彈載計(jì)算機(jī)研制水平、研制進(jìn)度以及提高裝備水平和作戰(zhàn)能力均有重要意義[1]。然而，對(duì)于彈載計(jì)算機(jī)，傳統(tǒng)的檢測(cè)方法已經(jīng)無(wú)法滿足其檢測(cè)需求，而且在現(xiàn)在的軍用武器裝備中，檢測(cè)成本已經(jīng)大大超過了武器的價(jià)格，耗時(shí)耗費(fèi)人力的傳統(tǒng)檢測(cè)已經(jīng)無(wú)法滿足目前快速信息戰(zhàn)的要求[2]。目前，以微處理器為核心的數(shù)字式儀器能大大提高檢測(cè)系統(tǒng)的精度、速度、檢測(cè)能力和工作效率，且有較高的性價(jià)比及可靠性。本文研究了基于嵌入式的高可靠性、便攜性和模塊化程度高的彈載計(jì)算機(jī)自動(dòng)檢測(cè)系統(tǒng)設(shè)計(jì)的相關(guān)技術(shù)，對(duì)于我國(guó)的彈載計(jì)算機(jī)檢測(cè)設(shè)備的發(fā)展具有重要的理論意義和較大的工程價(jià)值。

1 檢測(cè)系統(tǒng)方案設(shè)計(jì)

檢測(cè)系統(tǒng)是彈載計(jì)算機(jī)在研發(fā)階段的必要設(shè)備之一，為了保障彈載計(jì)算機(jī)的性能質(zhì)量，檢測(cè)系統(tǒng)需要具備以下方面的功能。

（1） 檢測(cè)系統(tǒng)需要實(shí)現(xiàn)制導(dǎo)炸彈各個(gè)分系統(tǒng)接口的電氣特性及輸入輸出信號(hào)的模擬功能。需要模擬的彈載分系統(tǒng)有以下幾個(gè)方面[3]：載機(jī)發(fā)射平臺(tái)火控系統(tǒng)模擬、IMU慣性測(cè)量單元模擬、GPS信號(hào)模擬、舵機(jī)系統(tǒng)模擬和引信及導(dǎo)引頭模擬等。

（2） 能夠?qū)崿F(xiàn)與彈載計(jì)算機(jī)的通信，完成測(cè)試指令的下發(fā)，完成軟件各功能模塊的測(cè)試，將測(cè)試結(jié)果進(jìn)行記錄、分析和顯示。

（3） 能夠通過仿真測(cè)試手段，對(duì)彈載計(jì)算機(jī)進(jìn)行動(dòng)態(tài)測(cè)試，對(duì)彈載計(jì)算機(jī)硬件接口和軟件性能給出綜合評(píng)價(jià)。

（4） 利用檢測(cè)系統(tǒng)完成彈載計(jì)算機(jī)半實(shí)物仿真測(cè)試，實(shí)現(xiàn)各個(gè)條件的仿真，以檢測(cè)彈載計(jì)算機(jī)的綜合性能。

在滿足測(cè)試需求的同時(shí)，檢測(cè)系統(tǒng)要能夠?qū)崿F(xiàn)人機(jī)交互功能，對(duì)檢測(cè)的數(shù)據(jù)進(jìn)行記錄，方便對(duì)數(shù)據(jù)做進(jìn)一步的分析。

檢測(cè)系統(tǒng)的設(shè)計(jì)包括檢測(cè)設(shè)備硬件接口和軟件功能兩個(gè)方面。其中硬件方面，要能兼容被測(cè)對(duì)象——彈載計(jì)算機(jī)的硬件接口以及足夠的數(shù)據(jù)采集通道[4]。在軟件方面，要能夠完成基本的測(cè)試流程，能準(zhǔn)確判斷出被測(cè)對(duì)象的功能完整性和可靠性。而檢測(cè)設(shè)備的設(shè)計(jì)，正是這個(gè)硬件接口和軟件功能的結(jié)合，整合成一個(gè)完整的測(cè)試系統(tǒng)。在充分了解彈載計(jì)算機(jī)檢測(cè)需求的基礎(chǔ)上，確定檢測(cè)系統(tǒng)的設(shè)計(jì)方案，然后進(jìn)行硬件、軟件設(shè)計(jì)，并在研制的過程中不斷根據(jù)被測(cè)對(duì)象改進(jìn)和完善檢測(cè)系統(tǒng)功能和性能設(shè)計(jì)，直到最終設(shè)計(jì)定型。

檢測(cè)系統(tǒng)要模擬除彈載計(jì)算機(jī)以外的全部制導(dǎo)控制系統(tǒng)，使其能夠全面地檢測(cè)彈載計(jì)算機(jī)。檢測(cè)系統(tǒng)模塊結(jié)構(gòu)與彈載計(jì)算機(jī)的連接情況如圖1所示，兩模塊的連接部分由檢測(cè)系統(tǒng)的接口板實(shí)現(xiàn)，詳細(xì)接口見表1。

根據(jù)表1，檢測(cè)系統(tǒng)需要10路串口、10路開關(guān)量輸入、9路開關(guān)量輸出、4 路模擬量輸入、4路模擬量輸出。將圖1和表1的功能結(jié)構(gòu)對(duì)應(yīng)起來(lái)，完成檢測(cè)系統(tǒng)接口類型和數(shù)量的確定。

2 檢測(cè)系統(tǒng)接口模塊設(shè)計(jì)

該系統(tǒng)以CPCI作為系統(tǒng)架構(gòu)，以CPCI主板、CPCI電源、CPCI測(cè)試板以及CPCI主機(jī)構(gòu)建出系統(tǒng)結(jié)構(gòu)。作為便攜式檢測(cè)設(shè)備，需要能與通用計(jì)算機(jī)緊密連接，因此選用CPCI接口作為檢測(cè)系統(tǒng)與上位機(jī)連接的方式。在CPCI檢測(cè)板中，使用了嵌入式接口技術(shù)與基于FPGA的智能接口技術(shù)。其中使用FPGA完成HPI接口以及CPCI接口協(xié)議是該系統(tǒng)的重點(diǎn)及難點(diǎn)。

表1 檢測(cè)系統(tǒng)接口列表

[檢測(cè)設(shè)備功能＼接口數(shù)量及類型＼火控系統(tǒng)模擬＼1路1553，6路炸彈控制信號(hào)，2路電源輸入＼模擬IMU＼1路A/D采集28 V供電電壓，1路RS 422＼模擬GPS＼1路I/O脈沖信號(hào)，1路RS 232＼模擬舵機(jī)＼4路A/D舵控信號(hào)，4路D/A舵反饋信號(hào)＼導(dǎo)航數(shù)據(jù)監(jiān)控＼1路RS 422＼模擬引信＼1路RS 485＼翼張機(jī)構(gòu)＼6路開關(guān)量＼模擬導(dǎo)引頭＼1路RS 422＼仿真檢測(cè)＼1路RS 232＼檢測(cè)注入＼1路RS 422加速度信息仿真注入，1路RS 232飛控檢測(cè)注入＼遙測(cè)＼1路RS 422飛控信息遙測(cè)，1路 RS 422導(dǎo)航信息遙測(cè)＼熱電池＼4路熱電池電壓模擬注入，由開關(guān)量控制繼電器實(shí)現(xiàn)＼]

檢測(cè)系統(tǒng)接口模塊的功能是完成彈載計(jì)算機(jī)以及外設(shè)與檢測(cè)系統(tǒng)之間的連接，該模塊的設(shè)計(jì)是以HPI主機(jī)接口為內(nèi)部通信方式，A/D，D/A以及開關(guān)量輸入輸出為數(shù)據(jù)采集功能，由UART串口通信、CPCI接口作為外部通信方式，并將數(shù)據(jù)采集功能轉(zhuǎn)換為彈載計(jì)算機(jī)專用航空接口，實(shí)現(xiàn)檢測(cè)系統(tǒng)的采集功能及基本操作。

接口模塊的主要功能包括：上電自檢、對(duì)彈載計(jì)算機(jī)各個(gè)接口進(jìn)行通信檢測(cè)及其內(nèi)部電源檢測(cè)、對(duì)彈載計(jì)算機(jī)進(jìn)行功能性檢測(cè)。接口模塊屬于被主板控制的一個(gè)功能模塊，由Windows下應(yīng)用程序進(jìn)行控制。其包括處理器單元、功能單元、電源單元和接口轉(zhuǎn)換單元四部分。根據(jù)檢測(cè)系統(tǒng)的功能要求以及彈載計(jì)算機(jī)的時(shí)序要求，由于檢測(cè)系統(tǒng)的接口模塊中可以使用多塊CPCI檢測(cè)板，因此在單塊板卡的接口數(shù)量上可以少于彈載計(jì)算機(jī)接口總量。

2.1 DSP與FPGA之間的通信方案

DSP與FPGA之間的通信有許多方法能夠?qū)崿F(xiàn)，其中DSP與FPGA共用一個(gè)SDRAM的方案能夠高速完成數(shù)據(jù)傳輸。但容易出現(xiàn)多種復(fù)雜的意外情況[5]，對(duì)于總線仲裁的編程要求較高，需要FPGA有著完善的處理系統(tǒng)才能完成DSP對(duì)FPGA外設(shè)的操作。

另外，DSP與FPGA共用一個(gè)雙口RAM的方案具有兩套完全獨(dú)立的中斷邏輯和忙邏輯，可實(shí)現(xiàn)兩個(gè)系統(tǒng)的握手控制和對(duì)同一單元的讀/寫，且具有較強(qiáng)的兼容性，能很好地解決需要獨(dú)自處理總線仲裁的問題，降低了開發(fā)難度。但增加了一個(gè)雙口RAM芯片，并且增加了非常多的數(shù)據(jù)、地址總線，給PCB布局帶來(lái)了很大的困難。

第三種方案是FPGA通過DSP的HPI接口訪問其內(nèi)部存儲(chǔ)空間，該方法不僅能直接訪問DSP內(nèi)部存儲(chǔ)空間，無(wú)需復(fù)雜的總線操作，而且操作時(shí)序也非常寬松，很容易滿足要求，對(duì)于DSP與FPGA的數(shù)據(jù)傳輸是一個(gè)非常好的選擇。但該方案的傳輸速度有限，對(duì)于大數(shù)據(jù)量的傳輸無(wú)法滿足。

第四種方案是讓FPGA作為DSP的外設(shè)芯片，該方法使得FPGA容易操控，完全由DSP進(jìn)行控制。不足之處也在于此，由于太過依賴于DSP，導(dǎo)致消耗DSP的運(yùn)算量比較大，造成了較大的資源浪費(fèi)。

如圖2所示，本系統(tǒng)的最終方案為上述方案三與方案四的結(jié)合，該方案能最大限度地靈活利用FPGA與DSP的通信，使用HPI接口能有效降低硬件開銷，將FPGA作為外設(shè)使得DSP更加靈活地控制FPGA，能簡(jiǎn)化程序的復(fù)雜性，對(duì)于初次開發(fā)是一個(gè)很好的選擇[6]。

2.2 接口模塊電源單元的實(shí)現(xiàn)

由于CPCI提供3.3 V，5 V和±12 V四種電壓，因此本設(shè)計(jì)采用的電源單元工作電壓由CPCI提供。DSP和FPGA電源供電采用TI公司的專用電源管理芯片TPS70445，保證了最小系統(tǒng)的正常工作。為了防止干擾芯片電源電路，應(yīng)與芯片電源隔離，因此使用了LTM8047DC?DC電源轉(zhuǎn)換芯片，將CPCI提供的12 V電壓轉(zhuǎn)換為5 V。

如圖3所示，電源芯片輸入端直接連接CPCI的5 V電源，由于EN1，EN2直接接地，因此芯片上電后，VOUT1，VOUT2會(huì)同時(shí)輸出電壓。由于PG1與MR相連且與一個(gè)開關(guān)串連到地，因此當(dāng)PG1監(jiān)測(cè)到VOUT1輸出電壓后，會(huì)變?yōu)楦唠娖剑鳵ESET經(jīng)過120 ms后也被拉到高電平，達(dá)到DSP上電復(fù)位的功能。FPGA的電源電路與DSP完全一致，在電源輸出端增加一個(gè)發(fā)光二極管表示FPGA供電狀態(tài)。

由于UART與外界直接相連，容易受到外界的干擾，因此串口芯片的供電電源需要單獨(dú)隔離，以防板卡內(nèi)部受到不必要的干擾。串口電源選擇了LTM8048 DCDC電源芯片，通過電容[C249]和電阻[R594]的數(shù)值來(lái)改變輸出電壓的大小。電源芯片的輸入電壓為12 V，輸出電壓為3.3 V。A/D電路同樣容易受到外界干擾，因此使用了同樣的電源隔離。由于D/A芯片的上電順序有要求，為了保障芯片能在上電時(shí)正常初始化，D/A芯片的IOVDD和數(shù)字引腳要與DVDD同時(shí)或者更早上電。為了滿足上電順序，設(shè)計(jì)時(shí)使用了MOS管，使得上電產(chǎn)生延遲，完成上電順序的設(shè)計(jì)。

2.3 處理器及其他單元設(shè)計(jì)

DSP能提供特殊的數(shù)字信號(hào)處理指令，可以用來(lái)快速地實(shí)現(xiàn)各種數(shù)字信號(hào)處理算法。DSP分為定點(diǎn)產(chǎn)品和浮點(diǎn)產(chǎn)品兩大類。而浮點(diǎn)器件的優(yōu)點(diǎn)是精度高，不需要進(jìn)行定標(biāo)和考慮有限字長(zhǎng)效應(yīng)，本設(shè)計(jì)最終使用浮點(diǎn)數(shù)字信號(hào)處理器TMS320C6713。接口模塊的主處理器單元主要由DSP芯片、數(shù)據(jù)存儲(chǔ)器（SDRAM）、程序存儲(chǔ)器（FLASH）、JTAG接口、時(shí)鐘電路、鎖相環(huán)濾波電路、復(fù)位管理電路、電源電路組成，其最小系統(tǒng)框圖如圖4所示。

另外，F(xiàn)PGA是協(xié)處理器單元的核心，主要實(shí)現(xiàn)接口邏輯控制，主要控制的接口有UART，AD/DA，開關(guān)量輸入輸出，1553B，PCI。在該設(shè)計(jì)中，A/D芯片選用AD7609，A/D芯片的接口控制信號(hào)以及數(shù)據(jù)總線全部連接到FPGA的I/O口，由FPGA控制。模擬量輸入端經(jīng)過雙端差分電平轉(zhuǎn)換電路后連接到A/D芯片輸入端。

本系統(tǒng)選用PLX9054作為CPCI的協(xié)議芯片。由于在CPCI檢測(cè)板中，外設(shè)的接口引到CPCI的J3插槽中，為了能與彈載計(jì)算機(jī)接口相連接，需要一一對(duì)應(yīng)把CPCI接口轉(zhuǎn)換為彈載計(jì)算機(jī)專用的航空接口。因此對(duì)于不同的彈載計(jì)算機(jī)，可以使用不同的轉(zhuǎn)換接口單元相配合，增加了檢測(cè)系統(tǒng)的通用性。外部電源與繼電器的常開端相連接，電源輸出端與公共端連接，當(dāng)繼電器開時(shí)，電源輸出端便會(huì)輸出外部電源值。因此彈載計(jì)算機(jī)的電源開關(guān)便可通過繼電器由CPCI檢測(cè)板的輸出口進(jìn)行控制。

3 軟件設(shè)計(jì)與實(shí)現(xiàn)

彈載計(jì)算機(jī)檢測(cè)系統(tǒng)軟件基于Windows平臺(tái)進(jìn)行搭建，它主要由人機(jī)交互界面、各個(gè)測(cè)試模塊程序和低層驅(qū)動(dòng)三個(gè)部分組成[7?8]。圖5為彈載計(jì)算機(jī)檢測(cè)系統(tǒng)工作流程。首先載機(jī)火控系統(tǒng)給彈載計(jì)算機(jī)、組合導(dǎo)航系統(tǒng)、導(dǎo)引頭上電。上電后三個(gè)部件分別自檢。在彈載計(jì)算機(jī)自檢完后，載機(jī)通過1553B總線向彈載計(jì)算機(jī)發(fā)送包含載機(jī)信息的數(shù)據(jù)塊，彈載計(jì)算機(jī)成功接收到該信息后回發(fā)彈藥信息數(shù)據(jù)塊。之后，載機(jī)火控系統(tǒng)便依次進(jìn)行星歷裝訂、傳遞對(duì)準(zhǔn)、任務(wù)裝訂指令，并根據(jù)返回狀態(tài)確定系統(tǒng)是否正常運(yùn)行。當(dāng)彈載計(jì)算機(jī)收到所有部件準(zhǔn)備好及工作正常的信號(hào)后，向載機(jī)上報(bào)系統(tǒng)準(zhǔn)備好信號(hào)，并開始離機(jī)，進(jìn)入自主飛行階段，開始通過導(dǎo)航信息進(jìn)行控制解算，最后給出舵控指令進(jìn)行導(dǎo)彈姿態(tài)控制。當(dāng)制導(dǎo)炸彈擊中目標(biāo)后，檢測(cè)結(jié)束。

3.1 DSP軟件設(shè)計(jì)

該軟件中，使用BIOS初始化DSP的內(nèi)存管理、中斷向量以及定時(shí)器，免去了復(fù)雜中斷向量表的編寫。除了硬件配置和啟動(dòng)模式是由系統(tǒng)啟動(dòng)時(shí)就已經(jīng)被設(shè)定好之外，其他所有的軟件配置都由設(shè)備配置寄存器（DEVCFG）進(jìn)行配置，其寄存器地址為0x019C0200。該系統(tǒng)的外設(shè)使用的是內(nèi)部時(shí)鐘，使用了定時(shí)器1和2，以及McBSP的功能，因此可以配置該寄存器。開關(guān)量由FPGA的I/O口進(jìn)行控制，當(dāng)需要DSP對(duì)I/O口進(jìn)行操作時(shí)，則對(duì)FPGA的地址寫入一個(gè)操作數(shù)，F(xiàn)PGA判斷收到的數(shù)據(jù)后，改變其對(duì)應(yīng)I/O口的狀態(tài)，完成開關(guān)量的控制操作。另外，DSP對(duì)A/D的操作通過FPGA完成，對(duì)D/A的操作則是通過DSP的McBSP接口完成。

3.2 FPGA軟件設(shè)計(jì)

在FPGA的軟件設(shè)計(jì)中，選擇Verilog HDL作為編程語(yǔ)言，該系統(tǒng)利用狀態(tài)機(jī)實(shí)現(xiàn)UART，UART的波特率由FPGA的時(shí)鐘分頻實(shí)現(xiàn)，使得串口的波特率可以從9 600～230 400 b/s可調(diào)。主機(jī)訪問接口（HPI）是DSP的一種并行接口，外部主機(jī)能通過該接口直接訪問DSP的內(nèi)部存儲(chǔ)空間[9]。外部主機(jī)與DSP的數(shù)據(jù)交換是通過直接訪問內(nèi)存（DMA）完成的。由于硬件上A/D的CONVSTA和CONVSTB引腳連接在一起，因此在軟件上可以看成一個(gè)引腳。

3.3 檢測(cè)軟件設(shè)計(jì)

檢測(cè)軟件可分為半實(shí)物仿真和實(shí)物仿真。當(dāng)對(duì)應(yīng)的模擬器件高亮?xí)r，代表對(duì)應(yīng)的模擬器件被選中，此時(shí)需要設(shè)置該模擬器件的通信端口及參數(shù)，該模擬器件會(huì)在仿真時(shí)自動(dòng)運(yùn)行。測(cè)試模塊是檢測(cè)系統(tǒng)的重要組成部分，包括IMU模擬、GPS模擬、引信模擬和導(dǎo)引頭模擬。每個(gè)模擬部分都是對(duì)彈載計(jì)算機(jī)的一個(gè)功能的測(cè)試。因此要能完整地測(cè)試彈載計(jì)算機(jī)的功能，每一個(gè)模擬的功能都必須完備。

此處不再贅述其他細(xì)節(jié)，對(duì)系統(tǒng)軟件進(jìn)行測(cè)試，其測(cè)試結(jié)果如表2所示。

表2 系統(tǒng)軟件測(cè)試結(jié)果

[開關(guān)量＼結(jié)果＼開關(guān)量輸出＼正常＼開關(guān)量輸入＼正常＼串口接收＼發(fā)送1 MB＼9 600 b/s＼實(shí)收1 MB，誤碼率為0＼19 200 b/s＼實(shí)收1 MB，誤碼率為0＼38 400 b/s＼實(shí)收1 MB，誤碼率為0＼115 200 b/s＼實(shí)收1 MB，誤碼率為0＼230 400 b/s＼實(shí)收1 023 B，誤碼率為0.09%＼HPI讀寫＼地址有效范圍為0x80000000～0x8FFFFFFF＼CPCI讀寫＼正常運(yùn)行＼A/D＼正常運(yùn)行，零點(diǎn)電壓為100 mV，最大誤差為710 μV＼D/A＼正常運(yùn)行，最大輸出范圍為12 V＼]

4 結(jié) 論

以航空制導(dǎo)炸彈檢測(cè)系統(tǒng)為工程應(yīng)用背景，從具體的DSP和FPGA的處理能力和管理資源入手，提出了檢測(cè)系統(tǒng)的組成方案，論證了系統(tǒng)設(shè)計(jì)方案的可行性。對(duì)CPCI架構(gòu)下的系統(tǒng)進(jìn)行搭建，對(duì)檢測(cè)系統(tǒng)的架構(gòu)進(jìn)行分析，給出了檢測(cè)系統(tǒng)的關(guān)鍵部分——檢測(cè)系統(tǒng)接口模塊的硬件設(shè)計(jì)方案。并根據(jù)該硬件電路完成了DSP和FPGA接口模塊的設(shè)計(jì)。在已完成的接口模塊的基礎(chǔ)上，設(shè)計(jì)了Windows平臺(tái)下彈載計(jì)算機(jī)檢測(cè)系統(tǒng)的應(yīng)用程序，實(shí)現(xiàn)了檢測(cè)系統(tǒng)的檢測(cè)功能，證明了檢測(cè)系統(tǒng)設(shè)計(jì)的合理性。然而該系統(tǒng)在硬件配置的合理程度和軟件功能的運(yùn)行效率方面還不夠優(yōu)化，在下一步的研究中可以考慮通過進(jìn)一步完善系統(tǒng)的集成度，以及完善DSP與FPGA之間的通信方式來(lái)提高系統(tǒng)的性能。

參考文獻(xiàn)

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