基于MAC單元的低功耗低延時FIR濾波器的設計與分析

摘 要： 乘法器在數(shù)字信號處理系統(tǒng)中承擔了很重要的作用，而乘法器消耗相當大的功耗，因此有必要進行乘法器的低功耗研究。介紹一種基于乘法累加（MAC）單元的FIR濾波器的設計，其中乘法器利用基4華萊士樹乘法器，加法器利用超前進位加法器，在優(yōu)化整合之后，得到低延時低功耗FIR濾波器。實驗證明，該文設計的FIR濾波器具有很小的延時與很低的動態(tài)功耗。

關鍵詞： 有限沖激響應濾波器； MAC單元； 動態(tài)功耗； 延時

中圖分類號： TN713?34 文獻標識碼： A 文章編號： 1004?373X（2016）16?0155?04

Abstract： The multiplier unit plays an important part in digital signal processing system， but it has considerable power consumption， so it is necessary to research the low?power consumption of the multiplier unit. A design of FIR filter based on multiplier and accumulator （MAC） is introduced. The multiplier uses the radix?4 Wallace tree multiplier， and the accumulator uses the carry lookahead adder （CLA）. After the optimization and integration， a low?latency and low?power consumption FIR filter was obtained. The experimental results show that the designed FIR filter has very low latency and dynamic power consumption.

Keywords： FIR filter； MAC unit； dynamic power consumption； time delay

0 引 言

有限沖激響應濾波器（FIR filter）被廣泛地應用在信號處理和通信系統(tǒng)中，如信道均衡，降噪，雷達，音頻處理，視頻處理，生物醫(yī)學信號處理和經(jīng)濟和金融數(shù)據(jù)的分析[1?2]。人們可以利用專用集成電路（ASICs），數(shù)據(jù)信號處理器（DSP）和現(xiàn)場可編程邏輯門陣列（FPGA）來實現(xiàn)FIR濾波器[3]。其中，專用集成電路是高性能應用的傳統(tǒng)解決方法，它的處理速度很快，然而專用集成電路的設計成本高，以及上市時間慢，這些限制了它在某些領域中的應用[3?4]；DSP處理器雖然提供了較高的可編程性，但是順序執(zhí)行性質(zhì)的架構(gòu)對它們的吞吐量性能產(chǎn)生了不利的影響[3，5]。FPGA則在靈活性，設計成本，以及上市時間三者中得到很好的平衡，因此對于FPGA的應用日益普及[3]。

乘法器是數(shù)字信號處理系統(tǒng)的基本單元，例如在FIR濾波器系統(tǒng)就用到大量的乘法器，因此乘法器在FIR濾波器系統(tǒng)中承擔了很重要的作用，然而乘法器消耗相當大的功耗，占用比較大的面積，并造成較長的延時[1]。因此，在低功耗FIR濾波器系統(tǒng)研究中，低功耗乘法器的研究與設計是很重要的一部分研究內(nèi)容。本文的主要研究內(nèi)容就是乘法器設計的優(yōu)化，產(chǎn)生低功耗乘法器的解決方案。本文介紹基于乘法器與累加器（MAC）的FIR濾波器設計，其中，乘法器的結(jié)構(gòu)是基4編碼的華萊士樹結(jié)構(gòu)，加法器的結(jié)構(gòu)是超前進位結(jié)構(gòu)。在經(jīng)過集成優(yōu)化之后，能得到低延時低功耗的FIR濾波器。本文研究重點在于乘法器的體系架構(gòu)跟算法的設計，主要目標是在低延時低功耗這一方面。

1 三種FIR數(shù)字濾波器的算法實現(xiàn)回顧

第一種是基于二進制補碼系統(tǒng)（TCS）的數(shù)字濾波器的實現(xiàn)，這是實現(xiàn)FIR濾波器的基本算法。這種算法的優(yōu)點在于：對于有符號二進制數(shù)，它的減法與加法的計算方法是一樣的，最后只需要判斷符號位，就能知道最終結(jié)果是正數(shù)還是負數(shù)。然而，這種方法沒有進一步減少加法器的數(shù)目，因此需要很多的邏輯單元（LE）資源才能實現(xiàn)該算法，最終造成功耗較大[6?7]。第二種是利用余數(shù)系統(tǒng)（RNS）算法實現(xiàn)數(shù)字濾波器，余數(shù)系統(tǒng)將較大的整數(shù)分解成一系列較小的整數(shù)。因此將較大較復雜的整數(shù)計算分成較小較簡單的整數(shù)計算，并且能獨立地進行并行運算，不過這種算法的功耗仍然較高[8?9]。最后一種是基于MAC單元的FIR濾波器的設計實現(xiàn)，MAC結(jié)構(gòu)的一大優(yōu)點就是功耗低，通過利用Booth編碼和華萊士樹結(jié)構(gòu)，F(xiàn)IR濾波器系統(tǒng)能進一步減少加法器的數(shù)目，以降低功耗[10?11]。

在本文中，主要強調(diào)的是功耗的降低，因此用到的算法是基于MAC單元的FIR 濾波器的設計。在此設計了基于Booth編碼的華萊士樹結(jié)構(gòu)乘法器和超前進位加法器，在降低功耗的同時很好的控制了延時。最后對利用這幾種算法實現(xiàn)的FIR filter進行功耗對比[12]，可以發(fā)現(xiàn)該文設計的FIR filter在功耗方面具有比較大的優(yōu)勢。

2 FIR filter

傳統(tǒng)的N階有限沖激響應濾波器（FIR filter）的實現(xiàn)方程如下：

[y[n]=k=0N-1hn?x（n-k）] （1）

式中：x為輸入信號；h為濾波器系數(shù)；y為輸出信號；N為濾波器階數(shù)，N=16；k表示16次的累加計算。

由式（1）可得如圖1所示的非對稱結(jié)構(gòu)：

如果將濾波器系數(shù)設置成對稱相等，則可得對稱結(jié)構(gòu)的濾波器架構(gòu)，如圖2所示。

FIR濾波器的兩大主要優(yōu)點是：穩(wěn)定和具有線性相位特性。FIR濾波器沒有反饋環(huán)節(jié)，沒有反饋意味著任何的輸入誤差不會疊加在迭代累加中，每一次計算都出現(xiàn)相同的相對誤差，這樣就使得應用變得簡單。由于濾波器輸出是輸入信號的有限次乘法和有限次累加的結(jié)果，因此輸出不會比輸入最大值的[hi]倍還大，因此FIR濾波器是固有穩(wěn)定的；線性相位特性對于系統(tǒng)來說非常重要，特別是在對圖像處理、視頻信號及數(shù)據(jù)信號的傳輸中都起到很重要的作用，如果將FIR濾波器的系數(shù)序列設置成對稱結(jié)構(gòu)，F(xiàn)IR濾波器就具有線性相位特性。

3 MAC單元以及乘法器架構(gòu)

MAC單元即意味著乘法器和累加器的組合，其在數(shù)字信號處理應用中起到很重要的作用：諸如轉(zhuǎn)換器、移除不想要的單元、產(chǎn)生內(nèi)積、以及一些非線性方程（離散余弦變換和離散小波變換）中都或多或少涉及到乘法累加的使用。在此介紹一種基于Booth編碼的Wallace樹乘法器和超前進位加法器組成的MAC單元。MAC單元的基本結(jié)構(gòu)如圖3所示。

接下來重點介紹Booth編碼以及Wallace樹拓撲結(jié)構(gòu)：比較好的帶符號數(shù)乘法的方法是布斯（Booth）算法。它采用相加和相減的操作計算補碼數(shù)據(jù)的乘積?；? Booth算法對乘數(shù)從低位開始判斷，根據(jù)三個數(shù)據(jù)位的情況決定進行加法、減法還是僅僅移位操作。對于N位有符號數(shù)，常規(guī)乘法器會產(chǎn)生N個部分積。而基4 Booth 編碼算法根據(jù)相鄰高位，本位和相鄰低位可將部分積減少到一半。通過研究實現(xiàn)算法，可保證基4 Booth算法在具有高速特性下還能同時具有低功耗。假設乘數(shù)為B，基4 Booth算法的原理為：

[B=-bn-12n-1+k=0n-2bk2k=k=02n-1b2k+b2k-1-2b2k+122k=k=02n-1Ek22k] （2）

式中，[Ek]為乘數(shù)被劃分后的值。基4 Booth編碼需要的乘數(shù)是奇數(shù)位，如果是偶數(shù)位，則需要在最后一位加一個0 。由式（2）可知，基4 Booth編碼可以減少一半部分積?；? Booth編碼的操作如表1所示。

華萊士在1964年提出采用樹形結(jié)構(gòu)減少多數(shù)累加次數(shù)的方法。華萊士樹充分利用全加器3?2壓縮的特性，隨時將可利用的所有輸入和中間結(jié)果及時并行計算，大大節(jié)省了計算延時。圖4為8×8 華萊士樹型結(jié)構(gòu)經(jīng)過化簡最后得到的結(jié)果，明顯可以看出部分積變少。其結(jié)構(gòu)的關鍵特性在于利用不規(guī)則的樹形結(jié)構(gòu)對所有的準備好輸入數(shù)據(jù)的運算及時并行處理。

利用基4 Booth 編碼的華萊士樹形乘法器，能有效地減少乘法器產(chǎn)生的部分積，并利用并行操作，提高乘法器的運行速度，并能很好地降低乘法器的功耗。

4 加法器架構(gòu)及其性能

本設計所采用的加法器是超前進位加法器。超前進位加法器是對普通的全加器進行改良而設計成的并行加法器，主要是針對普通全加器串聯(lián)時互相進位產(chǎn)生的延遲進行了改良。超前進位加法器是通過增加了一個不是十分復雜的邏輯電路來做到這點的。

設二進制加法器第i位為Ai，Bi，輸出為Si，進位輸入為Ci，進位輸出為Ci+1則有：

[Si=Ai⊕Bi⊕Ci] （3）

[Ci+1=Ai*Bi+Ai*Ci+Bi*Ci=Ai*Bi+Ai+Bi*Ci] （4）

令[Gi=Ai*Bi，Pi=Ai+Bi]則：

[Ci+1=Gi+Pi*Ci] （5）

當[Ai]和[Bi]都為1時，[Gi=1，]產(chǎn)生進位[Ci+1=1]；當[Ai]和[Bi]有一個為1時，[Pi=1，]傳遞進位[Ci+1=Ci；]因此[Gi]定義為進位產(chǎn)生信號，[Pi]定義為進位傳遞信號。[Gi]的優(yōu)先級比[Pi]高，也就是說：當[Gi=1]時（當然此時也有[Pi=1]），無條件產(chǎn)生進位，而不管[Ci]是多少。當[Gi]=0而[Pi=1]時，進位輸出為[Ci]，跟[Ci]之前的邏輯有關。產(chǎn)生的電路結(jié)構(gòu)如圖5所示。

5 實現(xiàn)和結(jié)果

利用Quartus Ⅱ軟件，芯片選擇為Cyclone IV的EP4CE6F17C8，使用Verilog HDL編程語言，將設計的FIR filter 進行編程，再經(jīng)過綜合和仿真得到仿真結(jié)果，并利用QuartusⅡ的Powerplay Power Analyzer Tool工具，得到設計的FIR filter總的動態(tài)功耗。仿真結(jié)果如圖6所示。

得到的卷積結(jié)果正確。將該文所設計FIR filter，與現(xiàn)有FIR filter進行功耗對比[2，12]，它們均為16階系統(tǒng)，如表2所示。

加入標準延時文件進行后仿真如圖7所示，得到的布線延時為8.3 ns，系統(tǒng)延時為2.88 μs，延時很小。

6 結(jié) 論

低功耗是數(shù)字信號處理系統(tǒng)應用里面一個非常重要的指標。本文所設計的FIR 濾波器采用低功耗的乘法器和加法器，因此得到功耗很低的FIR filter。與基于TCS與RNS算法的FIR 濾波器相比，功耗較低，處于中上水準，并且本文在追求低功耗的同時也追求低延時，因此在設計結(jié)構(gòu)和乘法器加法器上做了很多的改進，在保證低功耗的前提下更好地降低了延時，在功耗與延時方面得到比較好的一個權衡。該設計還只是針對低位數(shù)低階數(shù)的濾波器，將來希望能將這個低功耗濾波器做到高階數(shù)，在高階數(shù)的情況下將濾波器的功耗和延時做到更好的平衡。

參考文獻

[1] MAMATHA B， RAMACHANDRAM V V S V S. Design and implementation of 120 order FIR filter based on FPGA [J]. International journal of engineering sciences emerging technologies， 2012， 3（1）： 90?97.

[2] 李玉學，白忠臣，秦水介.基于Verilog HDL的FIR數(shù)字濾波器的優(yōu)化設計與仿真[J].現(xiàn)代電子技術，2014，37（7）：154?156.

[3] LO H J， YOO H， ANDERSON D V. A reusable distributed arithmetic architecture for FIR Filtering [C]// Proceedings of 2008 51st IEEE Midwest Symposium on Circuits and Systems. Knoxville： IEEE， 2008： 233?236.

[4] ZHU W P， AHMAD M O， SWAMY N S. ASIC implementation architecture for pulse shaping FIR filters in 3G mobile communications [C]// Proceedings of 2002 IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2002： 433?436.

[5] GUO Gaizhi， ZHANG Pengju， YU Zongzuo， et al. Design and implementation of FIR digital wave filter based on DSP [C]// Proceedings of 2010 IEEE International Conference on Future Computer Communication. [S.l.]： IEEE， 2010： 489?491.

[6] SAKELLARIOU P， PALIOURAS V. Low?power two’s?complement multiplication based on selective activation [C]// Proceedings of 2012 IEEE International Conference on Electronics. Seville： IEEE， 2012： 452?455.

[7] LING B W， TAM K S， Yu X H. Step response of a second?order digital filter with two’s complement arithmetic [J]. IEEE transactions on circuits and systems I fundamental theory and applications， 2003， 50（4）： 510?522.

[8] KOURETAS I， PALIOURAS V. Delay?variation?tolerant FIR filter architectures based on the residue number system [C]// Proceedings of 2013 IEEE International Symposium on Circuits and Systems. Beijing， China： IEEE， 2013： 2223?2226.

[9] CHANG C， MOLAHOSSEINI A， ZARANDI A， et al. Residue number systems： a new paradigm to datapath optimization for low?power and high?performance digital signal processing applications [J]. IEEE circuits and systems magazine， 2015， 15（4）： 26?44.

[10] RAVI J， RAMA RAO K， TIRUMALA N. Design of efficient FIR filter MAC unit using parallel prefix adder [J]. International journal of advanced research in computer and communication engineering， 2014， 3（9）： 7959?7963.

[11] JHANSI N， JASWANTH B R B. Design and analysis of high performance FIR filter using MAC unit [J]. International journal of advanced research in computer and communication engineering， 2014， 3（11）： 8626?8629.

[12] CARDARILLI G C， DEL RE A， NANNARELLI A， et al. Power characterization of digital filters implemented on FPGA [C]// Proceedings of 2002 IEEE International Symposium on Circuits and Systems. [S.l.]： IEEE， 2002： 801?804.