基于QuartusII平臺(tái)的數(shù)字系統(tǒng)設(shè)計(jì)

作者/吳亮亮，同濟(jì)大學(xué)軟件學(xué)院

文章摘要：本文概述了QuartusII平臺(tái)技術(shù)系統(tǒng)，并基于QuartusII軟件平臺(tái)為背景設(shè)計(jì)數(shù)字電子鐘系統(tǒng)，數(shù)字系統(tǒng)能夠在液晶屏幕上呈現(xiàn)時(shí)間：小時(shí)、分，且能夠通過設(shè)定開關(guān)制定數(shù)字時(shí)間的調(diào)整及計(jì)時(shí)等相關(guān)功能

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基于QuartusII平臺(tái)的數(shù)字系統(tǒng)設(shè)計(jì)

作者/吳亮亮，同濟(jì)大學(xué)軟件學(xué)院

文章摘要：本文概述了QuartusII平臺(tái)技術(shù)系統(tǒng)，并基于QuartusII軟件平臺(tái)為背景設(shè)計(jì)數(shù)字電子鐘系統(tǒng)，數(shù)字系統(tǒng)能夠在液晶屏幕上呈現(xiàn)時(shí)間：小時(shí)、分，且能夠通過設(shè)定開關(guān)制定數(shù)字時(shí)間的調(diào)整及計(jì)時(shí)等相關(guān)功能

關(guān)鍵詞：QuartusII開發(fā)軟件；DDS；數(shù)字系統(tǒng)

引言

QuartusII屬第四代PLD（即programmable logic device），該平臺(tái)軟件在過去的MAX+PLUSII軟件功能之外，還增設(shè)了全新的軟件功能及FPGA器件。一般來說，QuartusII平臺(tái)軟件為使用者給予了和結(jié)構(gòu)毫無(wú)關(guān)系的全集成化環(huán)境，把軟件布局、軟件布線以及軟件系統(tǒng)的驗(yàn)證都全部放入到一個(gè)無(wú)縫環(huán)境中，使設(shè)計(jì)人員可以非常便捷方便地對(duì)PLD產(chǎn)品實(shí)現(xiàn)設(shè)計(jì)輸入、編譯以及器件編程下載。

1.QuartusII平臺(tái)技術(shù)系統(tǒng)概述

QuartusII平臺(tái)匯集了包括概念設(shè)計(jì)、算法開發(fā)、建模仿真等集成環(huán)境[1]，是一款綜合形成非常強(qiáng)的開發(fā)軟件，能夠很好地實(shí)現(xiàn)自設(shè)計(jì)輸入至硬件配置的完整PLD設(shè)計(jì)方法及步驟流程，是能夠在一個(gè)相對(duì)單一的特定設(shè)計(jì)空間內(nèi)，給予一系列綜合、完善和校檢的軟件工具，功能非常強(qiáng)勁。從外形上來說，QuartusII和MAX+PLUSII軟件功能大體一樣，但其具備更為出色的性能與設(shè)計(jì)手段，可以對(duì)CPLD、EPGA展開系統(tǒng)設(shè)計(jì)。

QuartusII平臺(tái)技術(shù)系統(tǒng)在完成設(shè)計(jì)之后，能夠通過計(jì)算機(jī)對(duì)系統(tǒng)開展一整套的整體測(cè)試，這對(duì)加強(qiáng)硬件系統(tǒng)設(shè)計(jì)的環(huán)境有著積極的意義。

2.基于QuartusII平臺(tái)的系統(tǒng)設(shè)計(jì)

■2.1DDS設(shè)計(jì)

DDS模塊作用調(diào)制階段，形成頻率隨調(diào)制信號(hào)規(guī)律改變的正弦波幅值信號(hào)是FSK調(diào)制信號(hào)輸出，在解調(diào)過程中，一齊形成指定中心頻率的正弦波、余弦波幅值信號(hào)，并且于FSK數(shù)字正交解調(diào)中用于混頻。

設(shè)計(jì)的DDS由相位累加器、相位加法器、波形存儲(chǔ)器ROM、數(shù)字乘法器、數(shù)/模轉(zhuǎn)換器(DAC)和低通濾波器((Low-pass filter))構(gòu)成。其中相位累加器、相位加法器、波形存儲(chǔ)器ROM和數(shù)字乘法器組成數(shù)控振蕩器NCO，可由FPGA完成NCO功能設(shè)計(jì)，F(xiàn)PGA芯片外的數(shù)/模轉(zhuǎn)換器(DAC)和低通濾波器(LPF)。

DDS設(shè)計(jì)中子模塊設(shè)計(jì)的相位累加器基本是由N=14位加法器和N=14位寄存器級(jí)聯(lián)組成，涵括了2-1數(shù)據(jù)選擇器，在數(shù)字時(shí)鐘系統(tǒng)脈沖sys_clk的主導(dǎo)之下，完成了相位累加功能。而相位加法器字為N=14，假如相位控制字phase_set從0變成S，phase和相位控制字P相加之和輸出給波形存儲(chǔ)器，會(huì)使得輸出幅度信號(hào)值的相位增加S//2N=14，最終使輸出信號(hào)出現(xiàn)相移。波形存儲(chǔ)器通過相位累加器輸出，和相phase_set相加后數(shù)據(jù)是其取樣地址，取樣地址對(duì)應(yīng)波形相位，按照所輸取樣地址尋找存儲(chǔ)單元內(nèi)波形的抽樣幅值，實(shí)現(xiàn)幅值轉(zhuǎn)換。

通過DDS設(shè)計(jì)完成FSK頻率調(diào)制，能夠非常輕松的實(shí)現(xiàn)多種數(shù)字調(diào)制。頻率調(diào)制能夠利用改變頻率控制字K來完成，相位調(diào)制可以通過改變phase_set完成，幅度調(diào)制可以通過改變幅度控制字A完成。

■2.2編譯設(shè)計(jì)

QuartusII平臺(tái)的編譯器是通過一整套復(fù)雜的處理模塊所構(gòu)建而成，而此類模塊主要功能為給系統(tǒng)設(shè)計(jì)提供項(xiàng)目檢驗(yàn)、邏輯綜合、結(jié)構(gòu)綜合的目的[2]，把系統(tǒng)設(shè)計(jì)項(xiàng)目適配運(yùn)用到FPGA/CP LD目標(biāo)器件例，且形成多個(gè)用途的輸出文件，例如時(shí)序仿真等。

在QuartusII窗口中，打開工程clock14，選擇需要用到的器件系列和型號(hào)并編譯，并生成圖形塊符號(hào)。

根據(jù)上述編譯設(shè)計(jì)方法組成數(shù)字電子鐘的全部源文件，且各自形成圖形塊符號(hào)，之后再選擇圖形編輯器通過這些圖形塊符號(hào)構(gòu)成數(shù)字電子鐘的頂層文件。contrullcount模塊涵蓋了數(shù)字電子鐘的秒、分、時(shí)計(jì)數(shù)電路和校時(shí)電路，把頂層文設(shè)計(jì)成為需編譯的文件，選擇器件系列和類型，并對(duì)頂層文件實(shí)施編譯，完成后進(jìn)行仿真。

■2.3功能仿真

制定仿真時(shí)鐘，分別用于形成FSK信號(hào)的調(diào)制器，時(shí)鐘頻率為sys_clk=63.92MHz以及工作時(shí)鐘sys_clkx2=127.84MHz 。對(duì)調(diào)制器功能展開對(duì)應(yīng)設(shè)的置，從而形成FSK信號(hào)；信號(hào)rx_ en賦值為‘1’，同時(shí)控制拉低reset信號(hào)展開復(fù)位，300ns提升reset信號(hào)，啟動(dòng)調(diào)制器產(chǎn)生FSK信號(hào)，啟動(dòng)解調(diào)器開始接收信號(hào)輸入進(jìn)行解調(diào)。在調(diào)制器信號(hào)輸入端，輸入信號(hào)“10100110”，利用信號(hào)“fsk_sig”將其傳輸給解調(diào)器進(jìn)行解調(diào)，觀察Modelsim仿真波形。分析仿真波形，

觀察輸出的仿真結(jié)果，驗(yàn)證解調(diào)器能否正確解調(diào)，功能有沒有達(dá)到設(shè)計(jì)的要求。仿真屬于對(duì)整個(gè)平臺(tái)設(shè)計(jì)項(xiàng)目實(shí)施整體性的全面測(cè)試行為，效驗(yàn)設(shè)計(jì)項(xiàng)目功能時(shí)序的特性，確保所完成的設(shè)計(jì)硬件功能和最初的設(shè)計(jì)目標(biāo)保持一致。仿真設(shè)計(jì)能夠分成功能仿真與時(shí)序仿真兩種。

通過仿真結(jié)果能夠得知，在稍微延時(shí)后，dataout_fsk波形和test_data_s相同，體現(xiàn)出解調(diào)器正確地解調(diào)恢復(fù)出原數(shù)字基帶信號(hào)。對(duì)解調(diào)器實(shí)施功能仿真，利用對(duì)仿真結(jié)果仔細(xì)檢查研究能夠檢測(cè)解調(diào)器正確地解調(diào)接收輸入FSK信號(hào)，恢復(fù)出原來的調(diào)制信號(hào)信息。在編譯與仿真結(jié)束后，可對(duì)器件展開編程設(shè)計(jì)，平臺(tái)軟件中的A ssembler模塊能夠自動(dòng)地把適配過程中的器件邏輯單元與引腳分配信息改變成為編程圖像，以通過目標(biāo)器件的編程器對(duì)象文件的辦法得以保存。

■2.4調(diào)制器設(shè)計(jì)

調(diào)制器設(shè)計(jì)原理為首先擇取合適的調(diào)制波形函數(shù)對(duì)數(shù)字基帶信號(hào)實(shí)施調(diào)制，利用更改頻率控制字K，讓DDS合成輸出的信號(hào)瞬時(shí)頻率根據(jù)調(diào)制信號(hào)的規(guī)律變化。調(diào)制器由同步器、升余弦滾降濾波器、信號(hào)輸出模塊及DDS模塊構(gòu)成。FPGA接收以115.2Kbit/s速率傳輸?shù)臄?shù)字基帶信號(hào)(信號(hào)tx_ data ＞輸入，由于數(shù)字基帶信號(hào)與FPGA內(nèi)部時(shí)鐘異步，因此需要先將數(shù)字基帶信號(hào)經(jīng)過同步器，使數(shù)字基帶信號(hào)與工作時(shí)鐘sys_clk同步。調(diào)制器的子模塊設(shè)計(jì)其重點(diǎn)是給同步器與升余弦滾降濾波器設(shè)計(jì)，信號(hào)輸出模塊僅為對(duì)CPFSK信號(hào)控制輸出，機(jī)理相對(duì)而言比較簡(jiǎn)單。

3.結(jié)束語(yǔ)

綜上所述，伴隨著國(guó)內(nèi)微電子技術(shù)與計(jì)算機(jī)技術(shù)的迅猛發(fā)展，PCL的技術(shù)應(yīng)用規(guī)模也日益龐大，一眾EDA開發(fā)軟件的功能設(shè)計(jì)也趨近于完善。其中，EDA的開發(fā)軟件Quartus II也正在逐步升級(jí)中，該平臺(tái)軟件所可供支持的器件非常廣、界面友好、設(shè)計(jì)便捷，已然成為設(shè)計(jì)數(shù)字系統(tǒng)中強(qiáng)有力的工具之一。

【參考文獻(xiàn)】

＊[1]梁遠(yuǎn)博.一種基于QuartusII軟件平臺(tái)的電子鐘實(shí)現(xiàn)[J].科技創(chuàng)新導(dǎo)報(bào),2011,13(06):68.

＊[2]諸葉,張福洪,方洪燦.基于改進(jìn)型Q矩陣LDPC編碼的硬件實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2012,11(01):57—59+63.

＊[3]于海濤，王玉松.電子技術(shù)課程設(shè)計(jì)中引入EDA技術(shù)探討 [J].實(shí)驗(yàn)科學(xué)與技術(shù)，2008,8