用于圖像傳感器的擴(kuò)展計(jì)數(shù)模數(shù)轉(zhuǎn)換器設(shè)計(jì)

郭 強(qiáng)，陳 楠，姚立斌

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用于圖像傳感器的擴(kuò)展計(jì)數(shù)模數(shù)轉(zhuǎn)換器設(shè)計(jì)

郭 強(qiáng)，陳 楠，姚立斌

（昆明物理研究所，云南 昆明 650223）

擴(kuò)展計(jì)數(shù)（extended counting）模數(shù)轉(zhuǎn)換器（ADC）合并了Sigma-Delta(SD) ADC的高精度和奈奎斯特率ADC的高速低功耗優(yōu)勢(shì)，具有中高精度和中等的轉(zhuǎn)換速度，在圖像傳感器方面具有很好的應(yīng)用前景。以ΣΔ ADC與逐次逼近（SAR） ADC的組合結(jié)構(gòu)的擴(kuò)展計(jì)數(shù)ADC為例，基于0.35mm的CMOS工藝，對(duì)其進(jìn)行了電路層面的設(shè)計(jì)。通過電路級(jí)仿真驗(yàn)證了該工藝下ADC的功能并且得到了部分的性能參數(shù)。

擴(kuò)展計(jì)數(shù)；模數(shù)轉(zhuǎn)換器；圖像傳感器；讀出電路

0 引言

隨著電子技術(shù)水平的提高，圖像傳感器也向著數(shù)字化的方向不斷發(fā)展。與傳統(tǒng)的模擬電路相比，數(shù)字化后的圖像傳感器具有更好的抗干擾性能，并降低整個(gè)成像系統(tǒng)的成本和復(fù)雜度[1]。圖像傳感器的數(shù)字化需要額外的模數(shù)轉(zhuǎn)換器（ADC）電路，因此也不可避免地帶來了電路功耗的上升。同時(shí)，數(shù)字化后整個(gè)圖像傳感器的輸出由ADC轉(zhuǎn)換為數(shù)字信號(hào)，其性能受限于該ADC的精度和轉(zhuǎn)換速度。因此，用于圖像傳感器的ADC電路具有速度、精度功耗方面的要求，同時(shí)鑒于不同的應(yīng)用方式還有尺寸方面的限制。

ΣΔ ADC具有很高的精度，其通過對(duì)信號(hào)的過采樣來降低噪聲的影響，以此提高轉(zhuǎn)換的精度[2]，也叫過采樣ADC。但是過采樣的轉(zhuǎn)換過程增加了處理的數(shù)據(jù)量，降低了轉(zhuǎn)換速度并增加了功耗，限制了其在圖像傳感器中的應(yīng)用。相對(duì)于ΣΔ ADC，SAR ADC為代表的奈奎斯特率ADC，由于其對(duì)信號(hào)以奈奎斯特率進(jìn)行采樣和轉(zhuǎn)換，轉(zhuǎn)換過程處理的數(shù)據(jù)量大大降低，因此速度遠(yuǎn)勝ΣΔ ADC，功耗也更低，但是很難取得較高的精度。為了縮小上述ADC的不足，平衡它們?cè)谒俣?、功耗和精度等方面的性能，便產(chǎn)生了擴(kuò)展計(jì)數(shù)ADC這種結(jié)構(gòu)。

擴(kuò)展計(jì)數(shù)ADC融合了ΣΔ ADC和奈奎斯特率ADC的結(jié)構(gòu)，并將每一次轉(zhuǎn)換過程分成了2個(gè)階段[3-7]，分別交由ΣΔ ADC和奈奎斯特率ADC進(jìn)行處理，并以此在ΣΔ ADC的精度和奈奎斯特率ADC的速度、功耗方面取得了平衡[3,4,6-8]。同時(shí)，擴(kuò)展計(jì)數(shù)ADC又有著較為簡(jiǎn)單的結(jié)構(gòu)，能夠更好地應(yīng)用于圖像傳感器讀出電路。

1 原理

擴(kuò)展計(jì)數(shù)轉(zhuǎn)換這種技術(shù)，將每一次轉(zhuǎn)換分解成粗、細(xì)兩個(gè)轉(zhuǎn)換過程。先對(duì)輸入的模擬信號(hào)進(jìn)行計(jì)數(shù)轉(zhuǎn)換，實(shí)現(xiàn)粗轉(zhuǎn)換。待粗轉(zhuǎn)換完成后，再對(duì)余下的部分進(jìn)行細(xì)分，完成擴(kuò)展轉(zhuǎn)換以實(shí)現(xiàn)細(xì)轉(zhuǎn)換[3,6,9]。轉(zhuǎn)換完成后，輸入可表示為：

IN＝×1＋×2(1)

式中：IN是輸入的模擬信號(hào)；、分別是粗、細(xì)轉(zhuǎn)換的轉(zhuǎn)換結(jié)果；1、2分別是粗、細(xì)轉(zhuǎn)換的單位。

擴(kuò)展計(jì)數(shù)轉(zhuǎn)換的原理如圖1所示，其轉(zhuǎn)換過程相當(dāng)于用不同刻度的尺子對(duì)物體進(jìn)行測(cè)量。先用以1為單位的尺子，完成宏觀尺度上的預(yù)估；對(duì)于超出，卻又不足1的部分，可用2尺度的尺子進(jìn)行精確的測(cè)量。

圖1 擴(kuò)展計(jì)數(shù)轉(zhuǎn)換原理

用于計(jì)數(shù)轉(zhuǎn)換的ADC，通常選擇一階ΣΔ ADC。因?yàn)棣拨?ADC可以通過對(duì)輸入信號(hào)的過采樣，來降低噪聲的影響，以提高整個(gè)ADC的精度。為了提高整個(gè)轉(zhuǎn)換的速度，用于擴(kuò)展轉(zhuǎn)換的ADC，一般則選擇一些如SAR ADC、單斜率（single slope）ADC[10]、循環(huán)（cyclic）ADC[11]等奈奎斯特率ADC[7]。

2 電路拓?fù)浣Y(jié)構(gòu)

設(shè)計(jì)的擴(kuò)展計(jì)數(shù)ADC由1個(gè)一階ΣΔ ADC和SAR ADC組合而成。用于實(shí)現(xiàn)擴(kuò)展計(jì)數(shù)轉(zhuǎn)換的ADC的基本結(jié)構(gòu)如圖2所示。

圖2 擴(kuò)展計(jì)數(shù)ADC拓?fù)浣Y(jié)構(gòu)

輸入信號(hào)通過ΣΔ ADC，完成了計(jì)數(shù)轉(zhuǎn)換，可以得到一組數(shù)字輸出D和積分器上剩余電壓的RES（余量電壓）。接著D會(huì)由數(shù)字累加器統(tǒng)計(jì)得到擴(kuò)展計(jì)數(shù)ADC輸出的高有效位（MSB）[3-8]；而RES則被送入奈奎斯特率ADC接受擴(kuò)展轉(zhuǎn)換，并得到擴(kuò)展計(jì)數(shù)ADC的低有效位（LSB）。上述轉(zhuǎn)換過程可以分別表示為：

式中：IN是ADC的輸入信號(hào)；1和2分別是ΣΔ ADC和奈奎斯特率ADC的精度；REF1和REF2分別是ΣΔ ADC和奈奎斯特率ADC的基準(zhǔn)電壓；I和S分別是ΣΔ ADC中積分器的積分電容和采樣電容；B和分別是奈奎斯特率ADC的數(shù)字輸出和轉(zhuǎn)換誤差。合并(2)、(3)式，可以得到整個(gè)擴(kuò)展計(jì)數(shù)過程的轉(zhuǎn)換結(jié)果：

3 電路實(shí)現(xiàn)

為了適應(yīng)圖像傳感器應(yīng)用的需要，通常需要ADC要達(dá)到14位的精度且要求其盡可能小的功耗和面積，同時(shí)要求ADC至少要達(dá)到30kS/s的轉(zhuǎn)換速度。

基于功耗等方面的原因，選擇了一階增量型ΣΔ和SAR ADC的組合形式作為擴(kuò)展計(jì)數(shù)ADC的基本結(jié)構(gòu)，其電路構(gòu)成如圖3所示。

圖3 擴(kuò)展計(jì)數(shù)ADC的電路結(jié)構(gòu)

圖3中，擴(kuò)展計(jì)數(shù)ADC使用了loading -free技術(shù)（使用SAR電容陣列替代ΣΔ ADC中的積分電容參與計(jì)數(shù)轉(zhuǎn)換）[5,9]。使用該技術(shù)后電路具有以下優(yōu)點(diǎn)：①節(jié)省電路面積。loading-free技術(shù)引入后，電路節(jié)省了一個(gè)積分電容。通常電容在芯片中會(huì)占用大量面積，因此該技術(shù)對(duì)于提高芯片利用率有重大意義。②使用loading-free技術(shù)后，計(jì)數(shù)轉(zhuǎn)換后的余量電壓直接保存在SAR ADC的電容陣列上，節(jié)省了二次轉(zhuǎn)換的采樣周期，同時(shí)也避免了二次采樣過程中余量電壓的損耗，在一定程度上提高了ADC的精度。

用于控制擴(kuò)展計(jì)數(shù)ADC工作的時(shí)鐘序列如圖4所示。

圖4 擴(kuò)展計(jì)數(shù)ADC的控制時(shí)序

其中CLK是電路主時(shí)鐘；RST是全局電路復(fù)位信號(hào)，用于每次轉(zhuǎn)換開始時(shí)對(duì)電路各模塊進(jìn)行初始化，同CLK一樣由外部電路提供；S1、S2是對(duì)積分器的控制信號(hào)；S3是動(dòng)態(tài)比較器的控制信號(hào)；S4是電路工作模式的控制信號(hào)，其高電平時(shí)ADC工作在計(jì)數(shù)轉(zhuǎn)換狀態(tài)，低電平時(shí)工作在擴(kuò)展轉(zhuǎn)換狀態(tài)。

在確定了上述結(jié)構(gòu)的基礎(chǔ)上，綜合多種因素選擇了6位ΣΔ ADC和8位SAR ADC的組合，進(jìn)行設(shè)計(jì)?；谝陨辖M合，可知擴(kuò)展計(jì)數(shù)ADC的轉(zhuǎn)換周期需要至少72（26＋8＝72）個(gè)時(shí)鐘。因此，為了實(shí)現(xiàn)不低于30kS/s的轉(zhuǎn)換速度，需要保證ADC電路時(shí)鐘驅(qū)動(dòng)的頻率不低于2.16MHz（72×30kHz）。本文中的ADC選擇了3MHz的時(shí)鐘頻率，可以實(shí)現(xiàn)40kS/s的轉(zhuǎn)換速度。

確定了以上性能參數(shù)后，通過行為級(jí)仿真，就可以得到各模塊的具體性能要求，并基于仿真結(jié)果，進(jìn)行電路子模塊的設(shè)計(jì)。

3.1 運(yùn)算放大器

通過對(duì)ADC的行為級(jí)仿真，可以得到6位ΣΔ ADC和8位SAR結(jié)構(gòu)的擴(kuò)展計(jì)數(shù)ADC為了獲得足夠的精度，要求運(yùn)算放大器的性能需要達(dá)到80dB增益和10倍電路工作頻率的帶寬要求。結(jié)合電路工作穩(wěn)定性的需要，最終可以得到運(yùn)放的性能指標(biāo)為80dB增益，30MHz帶寬和不低于60°的相位裕度。

針對(duì)以上的性能要求，運(yùn)放的設(shè)計(jì)采用了共源共柵（cascode）結(jié)構(gòu)的電流鏡運(yùn)放，其在0.35mm CMOS工藝下可實(shí)現(xiàn)60dB的增益，不足的20dB增益可以通過4個(gè)輔助運(yùn)放單元，采用增益自舉（gain booster）的結(jié)構(gòu)來彌補(bǔ)[12-15]，具體的電路結(jié)構(gòu)如圖5所示。

圖5 帶增益自舉結(jié)構(gòu)的運(yùn)算放大器

圖中EN（低有效）作為運(yùn)放的工作開關(guān)，其作用是可以在ADC運(yùn)行在擴(kuò)展轉(zhuǎn)換階段關(guān)閉運(yùn)算放大器，以節(jié)省功耗。為了適應(yīng)圖像傳感器應(yīng)用的需要，設(shè)計(jì)的運(yùn)放采用了差分輸入，單端輸出的結(jié)構(gòu)，其仿真結(jié)果如圖6所示。

圖6 運(yùn)算放大器仿真結(jié)果

可以看出，該運(yùn)放是一個(gè)多極點(diǎn)系統(tǒng)，其主極點(diǎn)位于1kHz處，第2個(gè)極點(diǎn)在60MHz附近。整個(gè)運(yùn)放的性能達(dá)到了88dB的增益和32MHz的帶寬，相位裕度約65°，同時(shí)可以測(cè)得其功耗約為65mW，可以滿足擴(kuò)展計(jì)數(shù)ADC在圖像傳感器中應(yīng)用的需要。

3.2 比較器

圖7所示為該擴(kuò)展計(jì)數(shù)ADC中使用的比較器結(jié)構(gòu)。該動(dòng)態(tài)比較器由時(shí)鐘信號(hào)CLK的低電平控制，定期向PMOS管1～4的柵極充電，并在CLK的高電平時(shí)對(duì)其放電。因?yàn)樵诜烹娺^程中，輸入NMOS對(duì)管的柵電壓不同，使其放電電流也不同，放電時(shí)間就存在差異。于是，先放電完成的支路會(huì)拉低另一個(gè)支路的PMOS管柵電壓并拉高輸出，同時(shí)本支路的PMOS柵電壓被拉高和輸出被拉低，以此得到比較結(jié)果，維持比較結(jié)果并輸出，之后等待下一個(gè)時(shí)鐘周期的到來。

該結(jié)構(gòu)的優(yōu)點(diǎn)在于靜態(tài)功耗幾乎為0，只在時(shí)鐘信號(hào)發(fā)生變化時(shí)消耗少量功耗。對(duì)于其性能指標(biāo)，要求比較器能夠在ADC的工作頻率下正常工作，且分辨率小于ADC的0.5×LSB[2]。

圖7 動(dòng)態(tài)比較器結(jié)構(gòu)

3.3 SAR DAC電容陣列

傳統(tǒng)的SAR DAC電容陣列是由2＋1個(gè)（2是SAR ADC的精度）電容并聯(lián)組成的，并通過開關(guān)控制，其具體的結(jié)構(gòu)如圖8所示。

圖8 SAR DAC電容陣列結(jié)構(gòu)

在圖9中，一個(gè)2位的SAR DAC由個(gè)電容陣列和2個(gè)電阻陣列（＋＝2）組合構(gòu)成。SAR DAC的電容陣列面積卻縮小為原來的1/2。由于電阻陣列可由多個(gè)ADC單元公用，因此電阻陣列的功耗和面積幾乎可以忽略。這在圖像傳感器中的應(yīng)用是十分有利的。

3.4 相關(guān)的數(shù)字電路

擴(kuò)展計(jì)數(shù)ADC中使用到的數(shù)字電路主要有時(shí)鐘產(chǎn)生電路、數(shù)字累加器和SAR DAC的邏輯控制單元。

圖9 C-R結(jié)構(gòu)的SAR DAC

其中，時(shí)鐘產(chǎn)生電路用于產(chǎn)生各模塊所需的時(shí)鐘信號(hào)，完成對(duì)整個(gè)電路總的控制功能；由于整個(gè)ADC仍是基于開關(guān)電容陣列工作的，所以要求其產(chǎn)生非交疊的時(shí)鐘。數(shù)字累加器則用于對(duì)計(jì)數(shù)轉(zhuǎn)換中產(chǎn)生的比較器結(jié)果進(jìn)行統(tǒng)計(jì)，產(chǎn)生并保存整個(gè)擴(kuò)展計(jì)數(shù)轉(zhuǎn)換的MSB。SAR DAC邏輯控制單元，在時(shí)鐘產(chǎn)生單元的控制下實(shí)現(xiàn)對(duì)SAR DAC電容陣列參與轉(zhuǎn)換的行為控制，并保存擴(kuò)展轉(zhuǎn)換的結(jié)果。其具體的結(jié)構(gòu)都比較成熟，這里不再過多敘述。

4 仿真結(jié)果

本節(jié)的測(cè)試結(jié)果是在0.35mm的CMOS工藝下設(shè)計(jì)，并通過Spectre仿真器進(jìn)行仿真。圖10是該ADC在瞬態(tài)仿真中積分器的輸入輸出波形?？梢悦黠@的看出擴(kuò)展計(jì)數(shù)轉(zhuǎn)換的兩步轉(zhuǎn)換過程。在計(jì)數(shù)轉(zhuǎn)換階段，信號(hào)通過SAR電容陣列的輸入端Ca-In，對(duì)積分電容進(jìn)行充電，并將積分結(jié)果通過其輸出端Ca-Out送至比較器。在擴(kuò)展轉(zhuǎn)換階段，電容陣列的輸入輸出對(duì)調(diào)，每一步的轉(zhuǎn)換結(jié)果由其輸入端Ca-In輸出到比較器進(jìn)行比較。

圖10 積分器輸入輸出曲線

同時(shí)，我們還可以更直觀地看到兩步轉(zhuǎn)換的速度差別。計(jì)數(shù)轉(zhuǎn)換占用了64個(gè)時(shí)鐘周期來完成14位擴(kuò)展計(jì)數(shù)轉(zhuǎn)換中的高6位，需要花費(fèi)整個(gè)轉(zhuǎn)換周期的80%以上；而擴(kuò)展轉(zhuǎn)換則只花費(fèi)不到20%的轉(zhuǎn)換周期，就完成了余下的8位數(shù)據(jù)的轉(zhuǎn)換。通常，在轉(zhuǎn)換速度和功耗都允許的情況下，應(yīng)該盡量選擇更高精度的計(jì)數(shù)轉(zhuǎn)換，以提高整個(gè)ADC的有效精度。同時(shí)，通過圖10還可以看到，在擴(kuò)展轉(zhuǎn)換階段由于運(yùn)算放大器停止了工作，所以Ca-Out端的電壓降低到了0電位。

通過對(duì)擴(kuò)展計(jì)數(shù)ADC的瞬態(tài)仿真，可測(cè)得其平均功耗為93.6mW，其中模擬部分61mW，數(shù)字部分32.6mW。

擴(kuò)展計(jì)數(shù)ADC的輸入輸出曲線仿真如圖11所示。該ADC顯示了良好的線性度。

圖11 擴(kuò)展計(jì)數(shù)ADC輸入-輸出特性曲線仿真結(jié)果

5 結(jié)論

從電路的角度分析了擴(kuò)展計(jì)數(shù)ADC的原理和結(jié)構(gòu)，并設(shè)計(jì)了一款擴(kuò)展計(jì)數(shù)結(jié)構(gòu)的ADC。該ADC基于0.35mm的CMOS工藝進(jìn)行設(shè)計(jì)，結(jié)合了6位的ΣΔADC和8位的SAR ADC，能夠達(dá)到40kS/s的轉(zhuǎn)換速度。設(shè)計(jì)中使用了loading-free技術(shù)的擴(kuò)展計(jì)數(shù)ADC結(jié)構(gòu)和-型的SAR DAC結(jié)構(gòu)，減小了電路面積的同時(shí)提高了電路的精度。通過仿真得到了其正常工作時(shí)的功耗為93.6mW，并驗(yàn)證了其良好的線性度，驗(yàn)證了其用于圖像傳感器電路中的可行性。

[1] 姚立斌. 低照度CMOS圖像傳感器技術(shù)[J]. 紅外技術(shù), 2013, 35(3): 125-132.

YAO Li-bin. Low-light-level CMOS image sensor technique[J]., 2013, 35(3): 125-132.

[2] Franco Maloberti.[M]. Berlin: Springer-Verlag, 2007.

[3] Pieter Rombouts, Wim De Wilde, Ludo Weyten. A 13.5-b 1.2-V micropower extended counting A/D converter[J]., 2001, 36(2): 176-183.

[4] Jeroen De Maeyer, Pieter Rombouts, Ludo Weyten. A double-sampling extended-counting ADC[J]., 2004, 39(3): 411-418.

[5] Chao IJen, Huang Chiachun, Wu Yingcheng, et al. A 12-bit 4-kHz incremental ADC with loading-free extended counting technique[C]//2nd, 2013: 29-32.

[6] CHEN Honglei, WU Dong, SHEN Yanzhao, et al. A low power 14bit 51.2kS/s double-sampling extended counting ADC with a class-AB OTA[J]., 2012, 33(9): 095004.

[7] 陳楠, 姚立斌. 陣列型圖像傳感器模數(shù)轉(zhuǎn)換技術(shù)[J]. 紅外技術(shù), 2014, 36(10): 769-776.

CHEN Nan, YAO Libin. Analog to digital conversion techniques in array image sensors[J]., 2014, 36(10): 769-776.

[8] Woo D H, Kim C B, Lee H C. Current input extended counting ADC with wide dynamic range for LWIR FPAs[J]., 2009, 9(4): 441- 448.

[9] Jansson C. A high-resolution, compact, and low-power ADC suitable for array implementation in standard CMOS[J]., 1995, 42(11): 901-912.

[10] Chen C H, Jung Y, Ceballos J L, et al. Multi-step extended counting analog-to-digital converters[J]., 2013, 49: 30-31.

[11] Kim J H, Jung W K, Lim S H, et al. A 14b extended counting ADC implemented in a 24Mpixel APS-C CMOS image sensor[C]//(),, 2012: 390-39.

[12] Willy MC Sansen.[M]. Berlin: Springer-Verlag, 2006.

[13] Behzad Razavi.[M]. New York: McGraw-Hill Education, 2000.

[14] 何樂年, 王憶. 模擬集成電路設(shè)計(jì)與仿真[M]. 北京: 科學(xué)出版社, 2008.

HE Lenian, WANG Yi.[M]. Beijing: Science Press, 2008.

[15] Paul R Gray, Paul J Hurst, Stephen H Lewis, et al.[M]. New York: John Wiley & Sons, 2001.

[16] Chen Shan,Tong Xingyuan, Cai Naiqiong, et al. A 12-bit 1MS/s Non-calibrating SAR A/D converter based on 90nm CMOS process[C]//, 2010.

Design of Extended Counting ADC Applied in Image Sensors

GUO Qiang，CHEN Nan，YAO Libin

(Kunming Institute of Physics, Kunming 650223, China)

The extended counting analog-to-digital converter (ADC) combines the accuracy of ΣΔADC and the speed and power consumption of Nyquist-rate ADC. It has a good application foreground for its high resolution with a medium conversion speed. The combination of ΣΔADC and successive approximation register (SAR) ADC has been chosen as the structure of extended counting ADC, and the extended counting ADC has been designed and simulated based on the 0.35mm CMOS technology. The extended counting ADC has been verified and some properties have been given by the simulation.

extended counting，analog-to-digital converter，image sensor，readout circuit

TN492

A

1001-8891(2016)06-0188-05

2015-12-10；

2016-03-04.

郭強(qiáng)（1987-），男，陜西咸陽人，碩士研究生，研究方向?yàn)榛旌闲盘?hào)集成電路設(shè)計(jì)。

云南省科技廳應(yīng)用基礎(chǔ)研究計(jì)劃重大項(xiàng)目（2013FC009）。