DFT 類IC的多SITE高效測試研究

孫愷凡

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

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DFT 類IC的多SITE高效測試研究

孫愷凡

（中國電子科技集團公司第58研究所，江蘇 無錫 214035）

摘 要：介紹了多SITE的測試技術，實現(xiàn)了對DFT類電路的SCAN測試。詳細討論了DFT類電路的硬件和軟件設計過程及測試難點，針對測試過程中可能會遇到的信號干擾問題給出解決方法并得到良好的效果。多SITE測試大幅度提高了測試效率，減少了測試成本。

關鍵詞：DFT；多SITE；測試效率

1　引言

隨著科技的進步，社會的發(fā)展，電路集成度越來越高，ROM、RAM類電路在IC產品中的比重越來越大，要完成一顆電路的測試所需要的時間和人力也越來越多。為了節(jié)省測試時間，其中一個方法就是提高電路本身的可測試性。現(xiàn)如今進入超大規(guī)模集成電路時代，可測試性設計（Design for Test，簡稱DFT）成為電路和芯片設計中的重要環(huán)節(jié)。它在芯片最初設計時插入可觀測性和可控制性的硬件邏輯以提高芯片的可測試性。同樣，對于大批量的半導體產品測試來說，減少測試時間就是較少測試成本，所以DFT類IC多SITE并行測試應運而生。

2　硬件設計

本文搭建了一套完整的測試平臺，包括計算機、自動測試系統(tǒng)、DUT、探針卡和探針臺。如圖1所示。

圖1 測試平臺示意圖

2.1自動測試系統(tǒng)

不同的測試系統(tǒng)所擁有的資源數(shù)不同，在調試之前要選擇好資源數(shù)合適的系統(tǒng)。本文選取的系統(tǒng)為TR-6836系統(tǒng)。TR-6836S系統(tǒng)是一款33 MHz的邏輯IC測試系統(tǒng)，它能夠處理執(zhí)行功能性向量測試及直流參數(shù)測試。TR-6836S擁有1塊DPS板、2塊PEB板、1塊BPMU板，其中DPS板可以提供4個電源，1塊PEB板可以提供64個通道，BPMU板可以提供8個電源。文中被測DFT電路每個SITE需要有9個管腳接測試通道及一路電壓源，所以TR-6836系統(tǒng)完全可以滿足要求。

2.2DUT及探針卡設計

設計DUT及探針卡的連接方式是測試環(huán)節(jié)中的重要一步。為了最大化利用系統(tǒng)資源，根據(jù)測試機的資源數(shù)合理分配給每個SITE顯得尤其重要。

本文使用的系統(tǒng)有8個電源，正好分配給8個SITE分別使用。為了防止在測試過程中不同PEB板對同一SITE產生干擾，我們根據(jù)測試機的特性把通道分為8組，每組16個通道。表1為本文所使用的資源分配。

表1　資源分配表

2.3硬件設計時注意要點

在DFT電路測試過程中，測試頻率過高會引起信號的串擾、衍射、畸變等問題。所以在設計DFT電路的測試方案時，如何能有效地避免和減小干擾對測試的影響變得十分重要。

抗干擾可以通過以下方式處理：

（1）采用信號間隔的方式。針對我們使用的排線連接DUT和探針卡的方式，我們通常會采用一根信號一根地的方式將信號之間用地線間隔。

（2）在設計探針卡時，將同一SITE的信號分在同一個牛角座里，以保證在信號傳輸過程中的同時性。

（3）在測試過程中，某些關鍵信號，如本文中的CLK時鐘信號，用測試屏蔽線連接，以防止其他信號的干擾。測試屏蔽線（SMA線）具有屏蔽性能好、衰減度低、駐波比好等特點，所以常用于高頻信號傳輸。

（4）盡量縮短連接DUT和探針卡的排線長度，以減少在排線上分布的阻抗和容抗。

（5）盡量增大電源線與地線的寬度。

3　軟件設計

常見的可測試性設計分為3種，掃描路徑設計（SCAN DESIGN）、內建自測試（BIST）、邊界掃描測試。這3種都是通過添加可測試性設計結構，將內部的信號暴露給電路外部。電路在設計完后再布圖仿真，生成能夠應用于測試的測試向量文件。

不管DFT電路內部的可測試性結構如何，對于測試來說，我們在乎的就是輸入固定的信號，然后測試輸出是否正確。在TR-6836S系統(tǒng)中，我們通過RUN FUNCTION PATTERN來測得。

3.1軟件設置

測試功能時，我們需要設置的參數(shù)類型有電平、數(shù)字編碼方式、輸入輸出采樣值以及測試速度。

（1）電平設置：為輸入管腳提供期望的高低電平，為輸出管腳設定比較高低電平。電平設置如圖2所示。

圖2　電平設置

（2）數(shù)字編碼設置：正確的數(shù)字編碼設置是測試準確的保證。幾種常用的數(shù)字編碼脈沖方式有NF、NRZ、RZ、RO及SBC模式。幾種編碼方式創(chuàng)建圖如圖3。

本文所測試的芯片CLK管腳采用RTZ模式，其他均采用NRZ模式。

（3）采樣點設置：采樣點設置和選擇的數(shù)字編碼模式有關。需要設置上升沿時間點、下降沿時間點和輸出采樣時間點。圖4為采樣點設置。

（4）測試速度設置：測試速度即在測試過程中所使用的頻率，我們通過設置測試周期來設置頻率，一般來說測試頻率越高，所需要的時間就越短。根據(jù)不同的測試芯片使用不同的測試頻率。本文所使用的測試頻率為1 MHz。

圖3　常用的幾種編碼方式

圖4　采樣點設置

3.2測試語句編寫

DFT類電路的測試主要就是對內部結構的測試，但在外部表現(xiàn)形式是對功能碼的測試。其部分測試程序如下：

dps.FV("VDD",5,0.2,dps.V_RNG_8V,dps.I_RNG_200MA,true,0); util.dlyms(1);

peb.SetTimingSetPeriod("0",1000);

peb.SetTimingSetPinEdge("0","ALL","RATE0");

peb.SetTimingSetPinEdge("0","CK","RATE1");

peb.SetPinLevel("OS_PIN","Level0");

peb.SetPinMode("ALL","MODE1");

peb.SetPinMode("CK","MODE0");

peb.SetDCLRelay("OS_PIN", true);

util.dlyms(1);

peb.SetTestPatternOption("LIGER_1.START","LIGER_1. START",20,false);

peb.TestPattern("LIGER_1.START","LIGER_1.STOP",bPass);

util.FuncLog(true,bPass);

peb.SetDCLRelay("OS_PIN",false);

dps.FV("VDD",0,0.2,dps.V_RNG_8V,dps.I_RNG_200MA,true,0);

util.dlyms(1);

dps.FV("VDD",0,0.2,dps.V_RNG_8V,dps.I_RNG_200MA,false,0);

util.dlyms(1);

4　結論

杭州萬高的LEOPARD_D是一款DFT類電路，它在芯片設計時運用了掃描路徑設計技術，這是一種針對時序電路芯片的DFT測試方案，基本原理是將時序電路模型化為一個組合電路網絡的時序電路網絡反饋?？蛻籼峁┝烁碾娐返姆抡娲a，通過以上設計方式對該電路的WAFER進行測試（8寸片，總管芯數(shù)為8000），測試時間為30 min/片，平均1.2 s 8顆，測試良品率為99%，測試效率得到了很大的提高。

本文提出了一種針對DFT類電路的測試技術，實現(xiàn)了多SITE的并行測試。在保證了測試穩(wěn)定性的同時，還提高了測試效率。通過使用一臺測試機實現(xiàn)了多SITE的測試，大幅度減少測試成本，在測試行業(yè)優(yōu)勝劣汰的市場中提高了競爭力。作者簡介：

孫愷凡（1990—），男，江蘇無錫人，2013年畢業(yè)于南京航空航天大學民航電子電氣工程專業(yè)，助理工程師，現(xiàn)在中國電子科技集團第 58 研究所從事集成電路測試研發(fā)工作。

物理學家發(fā)現(xiàn)新儲能材料

近日，盧森堡大學的物理學家們發(fā)現(xiàn)了一種具有特殊電性質的材料。三年前，這些物理學家基于理論計算預言了一種特殊材料的“異?！碧匦?。而如今，他們通過與法國波爾多市保羅?帕斯卡爾研究中心的聯(lián)合實驗證實了計算結果，并發(fā)現(xiàn)了這種high-k材料（高介電材料）。使用該種材料有望制造出更高性能的儲能器件。

早先，Tanja Schilling等物理學家基于理論計算認為，高分子聚合物和片狀石墨烯所構成復合材料的導電性并不能達到期望效果。這一驚人結論一度讓石墨烯在導電方面的應用價值受到質疑。不過，正是這一結論使得研究人員得以發(fā)現(xiàn)了塑料-石墨烯復合物的介電性質，即這種材料能在自身內部產生強電場，而該性質對于生產高效電容器極為關鍵。電容器能夠靜態(tài)存儲電能，廣泛應用于各類電子設備。他們已將這一發(fā)現(xiàn)發(fā)表在著名期刊Nature Communications上。

High-k材料獨特的介電性源于其液晶性。液晶性會阻礙片狀石墨烯形成導流結構。電流流經該材料時，并不直接流過，而是形成強電場。換成其他復合材料時電流則穿透而過。盧森堡大學的教授們證明了正是這種液晶性產生了意料之外的電特性。

該研究項目的合作伙伴Solvay公司有意深入研究這種新型high-k材料，制造更為高效的電容器以面向未來應用。

（編譯：李星悅，審校：趙博）

編譯自：ScienceDaily, 17 December 2015..

Researching of Multi-site Efficient Test for DFT IC

SUN Kaifan
（China Electronics Technology Group Corporation No.58 Research Institute, Wuxi 214035,China）

Abstract:The paper introduced Multi-Sites chip testing technology. Electrical testing like scaning for DFT chips were realized. We discussed the design proess of the hardware and software, also the difficulty of the DFT chips testing. Additionally, the solution was proposed for the signal disturbing problem. The Multi-Sites testing technology led to the improvement of the efficiency and reduce the cost of test.

Keywords:DFT; multi SITE; test efficiency

收稿日期：2015-7-2

中圖分類號：TN407

文獻標識碼:A

文章編號：1681-1070（2016）01-0009-03