可遠(yuǎn)程控制的快速跳頻源控制系統(tǒng)設(shè)計(jì)※

張琦，郭金麗

(1.空軍預(yù)警學(xué)院，北京 100843；2.聯(lián)發(fā)博動(dòng)科技(北京)有限公司)

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可遠(yuǎn)程控制的快速跳頻源控制系統(tǒng)設(shè)計(jì)※

張琦1，郭金麗2

(1.空軍預(yù)警學(xué)院，北京 100843；2.聯(lián)發(fā)博動(dòng)科技(北京)有限公司)

摘要:介紹一種以單片機(jī)和FPGA為核心的跳頻源的控制單元?？刂茊卧捎靡壕в|摸屏實(shí)現(xiàn)人工輸入控制參數(shù)并顯示對(duì)應(yīng)的工作狀態(tài)，同時(shí)可以通過(guò)串口與計(jì)算機(jī)通信，采用VC編程，實(shí)現(xiàn)人機(jī)交互控制捷變頻源的工作方式并在液晶屏上顯示。對(duì)實(shí)物的測(cè)試結(jié)果表明，該控制單元可以實(shí)現(xiàn)對(duì)跳頻源的本地控制和遠(yuǎn)程控制。

關(guān)鍵詞:超寬帶；捷變頻；MCU；FPGA；DDS

引言

作為微波電子系統(tǒng)的核心組成部分之一，頻率合成器的應(yīng)用范圍非常廣泛。頻率源是構(gòu)成雷達(dá)、通信等電子系統(tǒng)的關(guān)鍵部分，隨著儀器儀表、遙控遙測(cè)通信、雷達(dá)、電子對(duì)抗、導(dǎo)航以及航空航天等技術(shù)的進(jìn)步，系統(tǒng)對(duì)頻率合成器也提出了越來(lái)越高的要求。

頻率合成器在國(guó)外已經(jīng)發(fā)展得比較成熟，形成了各種類型的鎖相式整數(shù)頻率合成器、鎖相式分?jǐn)?shù)頻率合成器、直接數(shù)字頻率合成器、雙環(huán)或多環(huán)鎖相式頻率合成器、DDS與PLL混合式頻率合成器等完整系列品種，滿足了通信、數(shù)字電視等領(lǐng)域的需求，形成了巨大的頻率合成器市場(chǎng)。而國(guó)內(nèi)研究生產(chǎn)的單位不多，國(guó)內(nèi)巨大的市場(chǎng)被國(guó)外產(chǎn)品所壟斷?，F(xiàn)有生產(chǎn)單位技術(shù)水平以及產(chǎn)品性能指標(biāo)在一定程度上遠(yuǎn)不如國(guó)外限制出口的頻率合成器產(chǎn)品，因此自主研制高性能的超寬帶捷變頻源來(lái)替代進(jìn)口設(shè)備、突破其技術(shù)封鎖具有重要意義[1-2]。

本設(shè)計(jì)中使用的跳頻源以100 MHz恒溫晶振作為DDS芯片AD9912的時(shí)鐘信號(hào)，通過(guò)控制單元將頻率控制字寫(xiě)入DDS內(nèi)部的寄存器中，DDS輸出一個(gè)頻率在115 MHz附近的模擬正弦波，設(shè)置PLL的分頻比，使其輸出5～10 GHz的信號(hào)。PLL輸出經(jīng)過(guò)1/2/4/8分頻器可以得到所需的2～18 GHz信號(hào)，通過(guò)倍頻方式可以獲得10～18 GHz頻段信號(hào)。最后通過(guò)設(shè)置SP5T開(kāi)關(guān)來(lái)控制信號(hào)通路以得到所需的不同波段的信號(hào)輸出。

本系統(tǒng)中的跳頻源原理框圖如圖1所示。

圖1　跳頻源原理框圖

其中，系統(tǒng)時(shí)序控制、DDS控制邏輯、PLL分頻控制以及波段選擇開(kāi)關(guān)等都需要由控制單元來(lái)實(shí)現(xiàn)，因此對(duì)于整個(gè)捷變頻源系統(tǒng)來(lái)說(shuō)，控制單元的設(shè)計(jì)至關(guān)重要。原有系統(tǒng)僅采用單片機(jī)來(lái)控制捷變頻源工作，經(jīng)過(guò)仿真和測(cè)試發(fā)現(xiàn)，單純的單片機(jī)技術(shù)難以滿足系統(tǒng)要求的速度和時(shí)間精度，所以本設(shè)計(jì)在原來(lái)的基礎(chǔ)上進(jìn)行改進(jìn)，核心控制芯片采用集時(shí)序邏輯和控制功能于一身的FPGA。

1控制單元

1.1原理框圖

整個(gè)控制單元主要由人機(jī)交互界面、MCU以及FPGA構(gòu)成，實(shí)現(xiàn)將面板設(shè)置或外部控制數(shù)據(jù)轉(zhuǎn)換為對(duì)應(yīng)的DDS控制邏輯和波段選擇信號(hào)等功能?？刂茊卧Y(jié)構(gòu)框圖如圖2所示。

圖2　控制單元結(jié)構(gòu)框圖

人機(jī)交互界面包括本地控制端和遠(yuǎn)程控制端。本地控制端為一款串口液晶屏，遠(yuǎn)程控制端為基于VC編寫(xiě)的PC控制界面，二者的工作相互獨(dú)立并且都是通過(guò)串口實(shí)現(xiàn)MCU之間的通信。

MCU為W77E058系列單片機(jī)，它與C51系列單片機(jī)兼容，而且增加了一個(gè)全雙工串口，處理速度更快。W77E058主要完成人機(jī)界面交互，響應(yīng)超寬帶捷變頻源面板設(shè)置，然后將數(shù)據(jù)以頻率碼的形式傳遞給FPGA。FPGA主要完成內(nèi)外控制數(shù)據(jù)接口、控制數(shù)據(jù)轉(zhuǎn)換、DDS控制邏輯、PLL分頻控制和波段選擇信號(hào)產(chǎn)生等功能。

本設(shè)計(jì)中主控制單元電路板實(shí)物圖略——編者注。

1.2工作流程

控制單元硬件電路搭建成功之后，需要進(jìn)行軟件設(shè)計(jì)。軟件部分由主程序、串口中斷子程序、系統(tǒng)初始化子程序、數(shù)據(jù)回傳子程序、單片機(jī)讀和寫(xiě)外部RAM子程序組成。

主程序的主要功能：系統(tǒng)初始化、數(shù)據(jù)換算及轉(zhuǎn)發(fā)。主程序中的數(shù)據(jù)處理部分是最關(guān)鍵的，這里以點(diǎn)頻控制為例，假設(shè)期望輸出頻率為2 GHz，其數(shù)據(jù)處理過(guò)程如下：

k0=((tempdata0/1000-1.9)×100000 +0.1);

其中tempdata0是通過(guò)控制界面輸入的頻率值，由于輸入的頻率值可以保留到小數(shù)點(diǎn)后3位有效數(shù)字，根據(jù)液晶屏的工作原理，串口實(shí)際接收值為2 000，故除以1 000，最終得到的k0為0.1×100 000，10 000即為2 GHz對(duì)應(yīng)的頻率碼，然后再將k0拆分成字節(jié)形式傳遞給FPGA對(duì)應(yīng)點(diǎn)頻控制地址單元中。

bit0[0] = (k0 % 256);

bit0[1] = (( ( k0 - bit0[0] ) / 256 ) % 256);

bit0[2] = (k0 /65536);

在FPGA寄存器地址中，它們是以二進(jìn)制形式存在的，這樣就構(gòu)成了21位頻率碼，其表示的最大頻率碼值為222-1=2.097 151 (MHz)，2×10 kHz+1.9 GHz=21.9 GHz，使得輸出頻率能夠滿足2～18 GHz的寬頻帶范圍要求。

串口中斷子程序：在與遠(yuǎn)程控制端和本地控制端通信協(xié)議一致的前提下，接收通過(guò)串口0或串口1發(fā)送給單片機(jī)的數(shù)據(jù)[3]，并對(duì)應(yīng)存儲(chǔ)在rec0[]、rec[]數(shù)組中。

系統(tǒng)初始化子程序：?jiǎn)纹瑱C(jī)和FPGA的初始化，主要是完成對(duì)定時(shí)器、串口相關(guān)寄存器的設(shè)置，F(xiàn)PGA置位和復(fù)位功能。其中，由于本設(shè)計(jì)中單片機(jī)程序代碼過(guò)大，片內(nèi)256字節(jié)緩存RAM空間不足，因此要使用1 KB片上數(shù)據(jù)SRAM，它受PMR寄存器控制。PMR寄存器的最低位DME0決定用戶是否可以訪問(wèn)片上SRAM，該位復(fù)位后是0，置1后系統(tǒng)才可以訪問(wèn)片上SRAM[4]。因此在STARTUP.A51文件中，有如下初始化指令：

; Standard SFR Symbols

PMR DATA 0C4H

;sfr聲明PMR電源管理寄存器

STARTUP1:

MOVPMR, #41H

;將PMR的第1位DME0置1

數(shù)據(jù)回傳子程序：實(shí)現(xiàn)單片機(jī)到控制界面的通信功能。

單片機(jī)寫(xiě)外部RAM子程序：當(dāng)通過(guò)控制界面輸入數(shù)據(jù)時(shí)，數(shù)據(jù)傳遞給單片機(jī)，該子程序負(fù)責(zé)把轉(zhuǎn)換后的數(shù)據(jù)傳遞給單片機(jī)的外部RAM，即硬件上與之相連接的對(duì)應(yīng)FPGA各個(gè)寄存器的地址單元中，完成單片機(jī)到FPGA的單向通信。

單片機(jī)讀外部RAM子程序：讀取外部RAM寄存器單元中的數(shù)據(jù)，完成FPGA到單片機(jī)的單向通信。

主程序通過(guò)while循環(huán)一直在檢測(cè)是否有數(shù)據(jù)輸入，若有，根據(jù)不同的指令形式判斷用戶使用的是哪種交互界面。PC端界面控制程序自身已對(duì)輸入數(shù)據(jù)做出處理，故只需直接將數(shù)據(jù)轉(zhuǎn)發(fā)給FPGA；若是本地控制輸入端，則還需先進(jìn)行數(shù)據(jù)處理，然后再轉(zhuǎn)發(fā)給FPGA。整個(gè)程序流程圖如圖3所示。

圖3　程序流程圖

2人機(jī)交互模塊

2.1本地控制端

本控制單元中的液晶屏是人機(jī)交互的核心，同時(shí)也是軟硬件交互的核心。通過(guò)觸摸屏發(fā)送命令給單片機(jī)，調(diào)用內(nèi)部的功能模塊并完成相應(yīng)動(dòng)作，以達(dá)到控制要求。圖4是液晶屏的控制原理圖，使用配置軟件將變量和需要實(shí)現(xiàn)的功能關(guān)聯(lián)起來(lái)，然后通過(guò)控制端給該設(shè)置的變量賦值來(lái)實(shí)現(xiàn)對(duì)應(yīng)的功能，或讀取變量值來(lái)查看顯示屏相關(guān)功能的當(dāng)前狀態(tài)。

圖4　液晶屏控制原理圖

液晶系統(tǒng)配置界面略——編者注，其中系統(tǒng)參數(shù)配置菜單用于設(shè)置液晶屏與單片機(jī)之間的通信參數(shù)，這里設(shè)置的波特率和單片機(jī)串口1的19 200 baud保持一致，首先設(shè)幀頭為A5 5A，自動(dòng)上傳到串口模式，設(shè)置完成后輸出配置文件，然后進(jìn)行液晶界面設(shè)計(jì)，最后把界面配置文件以及圖片等信息存儲(chǔ)在SD卡中并下載到液晶中。用戶端錄入數(shù)據(jù)后，會(huì)自動(dòng)上傳到串口，經(jīng)由串口2的RXD引腳將數(shù)據(jù)傳送給W77E058。

2.2遠(yuǎn)程控制端

圖6　FPGA對(duì)跳頻源內(nèi)部模塊的控制過(guò)程

遠(yuǎn)程控制端是基于VC實(shí)現(xiàn)的，和本地控制類似，都要先進(jìn)行界面設(shè)計(jì)，利用控件來(lái)創(chuàng)建顯示界面，并且根據(jù)功能需求設(shè)置變量和函數(shù)。程序控制界面中主要函數(shù)有初始化、串口通信、點(diǎn)頻及跳頻數(shù)據(jù)處理、數(shù)據(jù)發(fā)送函數(shù)。點(diǎn)擊確定按鈕，即可把相關(guān)參數(shù)通過(guò)串口0發(fā)送給W77E058。遠(yuǎn)程控制端界面設(shè)計(jì)圖略——編者注。

3單片機(jī)和FPGA工作原理

圖5為單片機(jī)的主要工作原理，主要實(shí)現(xiàn)將設(shè)置數(shù)據(jù)轉(zhuǎn)換成21位頻率碼傳遞給FPGA的功能。其中，當(dāng)變頻源處于跳頻工作狀態(tài)時(shí)，單片機(jī)在執(zhí)行命令之前要先讀FPGA的狀態(tài)寄存器，只有等前一個(gè)跳頻周期結(jié)束之后才能執(zhí)行下一個(gè)跳頻命令。

圖5　單片機(jī)工作原理

跳變時(shí)間是捷變頻源的一個(gè)關(guān)鍵性能指標(biāo)，取決于DDS接口控制速度、波段開(kāi)關(guān)切換速度和FPGA處理速度，實(shí)際跳變時(shí)間取決于FPGA處理及控制DDS時(shí)間。FPGA將外部控制信號(hào)轉(zhuǎn)換為DDS所需控制信號(hào)并寫(xiě)入DDS控制字，總共需要600多個(gè)時(shí)序，工作于200 MHz的FPGA所需時(shí)間超過(guò)300 ns[5]。只采用單片機(jī)技術(shù)難以滿足系統(tǒng)所要求的速度和時(shí)間精度，所以采用集時(shí)序邏輯和控制功能于一身的FPGA來(lái)滿足設(shè)計(jì)要求。

本控制單元采用FPGA+MCU的結(jié)構(gòu)實(shí)現(xiàn)，W77E058系列單片機(jī)和80C51兼容，該系列單片機(jī)技術(shù)成熟，開(kāi)發(fā)簡(jiǎn)單[4]。FPGA采用Altera公司的Cyclone芯片，該系列芯片資源豐富、功能強(qiáng)大，工作頻率為200 MHz，能夠滿足快速控制的要求。

FPGA的設(shè)計(jì)是整個(gè)控制單元的核心，首先FPGA要控制整個(gè)捷變頻源系統(tǒng)的時(shí)序，其時(shí)序控制功能邏輯框圖略——編者注。其次，F(xiàn)PGA要通過(guò)計(jì)算將頻率碼轉(zhuǎn)換為對(duì)應(yīng)的DDS頻率控制字，再通過(guò)并口接口發(fā)送給DDS對(duì)應(yīng)寄存器，同時(shí)相應(yīng)更新DDS倍頻數(shù)和PLL分頻數(shù)以及波段選擇開(kāi)關(guān)的切換，即控制整個(gè)捷變頻源頻率的產(chǎn)生和跳變工作。FPGA對(duì)捷變頻源內(nèi)部模塊的控制過(guò)程如圖6所示。

頻率控制字FTW的計(jì)算：首先根據(jù)頻率碼換算出的頻率偏移碼FREQ_NEW_REG，判斷頻率應(yīng)該在43～87之間的哪一個(gè)倍頻段內(nèi)，從而確定DDS的倍頻數(shù)DDSxN，然后根據(jù)下式求頻率控制字FTW：

fpll=FTW×DDSxN×fc/2N

其中，F(xiàn)TW=FTW0+n×DFTW，故有：

fpll=(FTW0+n×DFTW)×DDSxN×fc/2N

其中，F(xiàn)TW0為每一個(gè)倍頻系數(shù)DDSxN對(duì)應(yīng)的起始頻率值，可以根據(jù)fpll(M)=115×(DDSxN+0.5) MHz求得；n為剛更新的頻率值對(duì)應(yīng)的偏移碼與倍頻系數(shù)對(duì)應(yīng)的起始頻率值對(duì)應(yīng)的偏移碼之差；DFTW是最小跳頻間隔10 kHz，由于10 GHz以上每跳10 kHz需要鎖相環(huán)按5 kHz 跳變，所以要以5 kHz為最小單位進(jìn)行頻率跳變，因此DFTW×DDSxN×fc/2N=5 kHz，由此求出DFTW。

DDS倍頻控制和頻率切換點(diǎn)控制：

fpll=fdds×M

其中,fdds為DDS的中心頻率(115 MHz)，偏差不超過(guò)1.4 MHz。實(shí)際上，PLL若有5～10 GHz范圍內(nèi)的頻率輸出，根據(jù)M=[fpll/fdds]，[]表示按四舍五入取整，計(jì)算可得M的取值范圍為43～87。fpll=fdds×M=115×M+det×115 (MHz)，取M=43～87，det=0.5，因此根據(jù)DDS的倍頻數(shù)M,可以計(jì)算出DDS倍頻對(duì)應(yīng)的頻率切換點(diǎn)，而每個(gè)頻率切換點(diǎn)對(duì)應(yīng)的偏移碼可以根據(jù)下式計(jì)算得出：

Fcode(5 kHz)=(115×(M+0.5)-5 000)×200

PLL分頻控制和輸出5～10 GHz頻率控制：根據(jù)輸入頻率碼可以計(jì)算獲得PLL的輸出頻率。PLL直接輸出頻率5～10 GHz，通過(guò)分頻和濾波通道的倍頻實(shí)現(xiàn)10～18 GHz頻率范圍的輸出。頻率切換點(diǎn)2 500 MHz對(duì)應(yīng)的21位頻率碼為60 000，當(dāng)輸入頻率碼小于60 000時(shí)，PLL分頻設(shè)置為4；同理切換點(diǎn)5 000 MHz時(shí)，分頻設(shè)置為2，大于等于5 000 MHz對(duì)應(yīng)的頻率碼，分頻設(shè)置為1。然后將頻率碼換算成5～10 GHz之間，相對(duì)于5 GHz且以5 kHz為單位的頻率偏移碼FREQ_NEW_REG。由fdll=fdds×M，又fdds=FTW×fc/2N，其中fc=1 GHz,為DDS的時(shí)鐘頻率;N=48,為相位累加器位數(shù);FTW為頻率控制字;M為DDS倍頻數(shù)DDSxN。因此，當(dāng)輸入頻率碼的偏移碼FREQ_NEW_REG

4實(shí)測(cè)結(jié)果

使用頻譜儀觀察捷變頻源的射頻輸出,軟件中設(shè)置源的初始值為2.7 GHz，如果開(kāi)機(jī)之后正常顯示，說(shuō)明控制板和捷變頻源在硬件連接上是正常的。這里展示的實(shí)測(cè)結(jié)果以本地控制結(jié)果為例，測(cè)試結(jié)果表明，遠(yuǎn)程控制端和該控制結(jié)果是完全一致的。

點(diǎn)頻輸出控制：通過(guò)人機(jī)交互界面設(shè)置2～18 GHz之間任意一個(gè)頻率值，而且小數(shù)點(diǎn)后可以根據(jù)需要保留不同的位數(shù)，本設(shè)計(jì)中小數(shù)點(diǎn)后保留3位。本文中以10 GHz點(diǎn)頻的設(shè)置為例，控制端輸入和輸出界面略——編者注。

跳頻輸出控制：這里以6～14 GHz頻段內(nèi)的掃頻為例，先設(shè)置100 kHz步進(jìn)、250 μs重復(fù)周期對(duì)跳頻功能進(jìn)行控制,控制界面以及結(jié)果展示略——編者注。再將參數(shù)改成20 kHz步進(jìn)，200 μs重復(fù)周期，觀察結(jié)果略——編者注，對(duì)比發(fā)現(xiàn)若步長(zhǎng)變小、周期變短，輸出頻譜成分更多更密，一個(gè)掃頻周期用時(shí)更短。

實(shí)測(cè)結(jié)果表明,該控制單元能夠在2～18 GHz的頻率范圍內(nèi)，快速、精確地實(shí)現(xiàn)對(duì)捷變頻源的控制，可以根據(jù)需求將頻率精確到小數(shù)點(diǎn)后n位，跳頻步長(zhǎng)達(dá)10 kHz～2.55 MHz，脈沖重復(fù)周期達(dá)1～255 μs，而且這些參數(shù)可以根據(jù)系統(tǒng)指標(biāo)要求靈活更改。

結(jié)語(yǔ)

本文設(shè)計(jì)了一種基于雙串口單片機(jī)和FPGA的跳頻源控制單元，為操作者提供了兩種控制捷變頻源的方法，用戶可以根據(jù)自身需求選用合適的控制方式。測(cè)試結(jié)果表明，兩個(gè)交互界面均可準(zhǔn)確地完成數(shù)據(jù)錄入工作，互不干擾，并且本地控制端和機(jī)箱是一體的，攜帶方便，具有較高的實(shí)用價(jià)值。同時(shí)FPGA和單片機(jī)在功能上互補(bǔ)，使得捷變頻源能快速精確地實(shí)現(xiàn)頻率跳變，高效完成對(duì)捷變頻源系統(tǒng)的控制工作。實(shí)踐證明，本控制單元性能穩(wěn)定、操作簡(jiǎn)單，具有很好的應(yīng)用前景。

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張琦(碩士研究生)，主要研究方向?yàn)殡娮优c通信技術(shù)；郭金麗(碩士研究生)，主要研究方向?yàn)殡姶艌?chǎng)與微波技術(shù)。

Design of Fast Frequency Hopping Source Remote Control System※

Zhang Qi1,Guo Jinli2

(1.Air Force Early Warning Academy of PLA,Beijing 100843,China;2.MediaTek (Beijing) Inc.)

Abstract：In the paper,a control unit of the frequency agile sources based on MCU and FPGA is introduced.The LCD touch screen is used to achieve the functions of manual input control parameters and display the corresponding working state.At the same time,it can communicate with the computer through the serial port,using VC programming to achieve the function of human-computer interaction control the frequency agile sources,and the parameters can display on the control interface.The test results show that this kind of control unit designed in this paper can realize the local control and the remote control of the frequency agile sources.

Key words:ultra-wideband;frequency agile;MCU;FPGA;DDS

收稿日期：(責(zé)任編輯：薛士然2015-11-10)

中圖分類號(hào):TN74

文獻(xiàn)標(biāo)識(shí)碼:A