面向航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)

劉 浩，田 澤，劉承禹，雷 宇

(中航工業(yè)西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

面向航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)

劉 浩，田 澤，劉承禹，雷 宇

(中航工業(yè)西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710068)

航電系統(tǒng)在需求牽引和技術(shù)推動(dòng)下正朝著高度綜合化的方向發(fā)展，大量的紅外、射頻、信號(hào)處理、數(shù)字處理模塊被集成在單一系統(tǒng)中，對(duì)系統(tǒng)的處理器性能、數(shù)據(jù)帶寬提出了更高的挑戰(zhàn)。而單一地提高處理器工作頻率已經(jīng)無(wú)法明顯提升系統(tǒng)整體性能，并且會(huì)帶來功耗、散熱等問題。雙核處理器解決方案可以在處理器主頻不變的情況下將可執(zhí)行的指令數(shù)增加一倍。航電系統(tǒng)綜合化、小型化和低功耗的需求以及工藝水平的提升，為單芯片集成多處理器內(nèi)核的設(shè)計(jì)提供了支撐。文中提出一種面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案。首先對(duì)雙核處理器系統(tǒng)架構(gòu)進(jìn)行描述，在此基礎(chǔ)上詳細(xì)分析了總線互連、復(fù)位策略、存儲(chǔ)一致性等關(guān)鍵技術(shù)。該方案可廣泛應(yīng)用于高度綜合化航電系統(tǒng)設(shè)計(jì)領(lǐng)域。

Power架構(gòu)；雙核；總線互連；存儲(chǔ)一致性

0 引 言

航電系統(tǒng)目前正在向高度綜合化方向發(fā)展[1]，大量的紅外、射頻、信號(hào)處理、數(shù)字處理模塊[2]被綜合到一個(gè)系統(tǒng)，這對(duì)航電系統(tǒng)的性能、帶寬、功耗、散熱提出了嚴(yán)峻的挑戰(zhàn)。將多模塊集成為單芯片，能夠大幅度減少元器件種類和板間連接器，有效解決面積、功耗和散熱等問題。因此采用面向綜合化航電系統(tǒng)的專用單芯片雙核處理器設(shè)計(jì)成為絕佳的解決方案[3]。

PowerPC是一種精簡(jiǎn)指令集(RISC)架構(gòu)的中央處理器，以其優(yōu)異的性能、較低的能耗以及較低的散熱量被廣泛應(yīng)用于嵌入式環(huán)境[4]。文中提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案，內(nèi)部集成兩個(gè)高性能PowerPC處理器，主處理器負(fù)責(zé)數(shù)據(jù)處理，從處理器負(fù)責(zé)FC-ASM協(xié)議[5]處理。主、從處理器之間通過DDR2存儲(chǔ)器交換數(shù)據(jù)。文中對(duì)基于Power架構(gòu)的雙核乃至多核處理器開發(fā)具有一定的參考價(jià)值。

1 面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計(jì)

根據(jù)主、從處理器的功能劃分，提出面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器架構(gòu)設(shè)計(jì)，如圖1所示。

圖1 面向綜合化航電系統(tǒng)的Power

主處理器集成了PCIe、SRIO主機(jī)接口和DDR2控制器，同時(shí)對(duì)FC-ASM協(xié)議處理模塊開放一個(gè)高速數(shù)據(jù)接口，提供了一條主機(jī)—DDR2存儲(chǔ)器—FC-ASM協(xié)議處理模塊之間的數(shù)據(jù)處理高速通道。從處理器對(duì)FC-ASM協(xié)議處理模塊開放一個(gè)配置接口，提供了初始化以及寄存器配置通道。主、從處理器通過外部存儲(chǔ)復(fù)用接口訪問片外FLASH，片外FLASH存放著處理器上電所需的初始化程序。

1 總線互連

主、從處理器以及周邊模塊之間通過PLB4總線[6]進(jìn)行互連。PLB4總線是高性能數(shù)據(jù)總線，用于在高速主、從設(shè)備之間進(jìn)行讀數(shù)據(jù)和寫數(shù)據(jù)的快速交換。PLB4總線包含64位地址線、128位數(shù)據(jù)線。每一個(gè)PLB主設(shè)備通過獨(dú)立的地址線、寫數(shù)據(jù)線、讀數(shù)據(jù)線和控制信號(hào)連接到PLB4總線上；每一個(gè)PLB從設(shè)備通過共享的地址線、讀數(shù)據(jù)線、寫數(shù)據(jù)線、控制和狀態(tài)信號(hào)連接到PLB4總線上。各個(gè)設(shè)備對(duì)PLB總線的訪問通過一個(gè)集中的總線仲裁器來完成總線控制的分配。

考慮到PCIe、SRIO主機(jī)接口與FC-ASM協(xié)議處理模塊之間需要通過DDR2存儲(chǔ)器交換大量數(shù)據(jù)，因此在主處理器PLB0總線上只分配DDR2控制器一個(gè)從設(shè)備；其余從設(shè)備被分配在主處理器的PLB1總線上。主處理器總線互連如圖2所示。

圖2 主處理器總線互連

從圖中可以看出，兩條相對(duì)獨(dú)立的數(shù)據(jù)通路：PCIe、SRIO、FC-ASM協(xié)議處理模塊與DDR2存儲(chǔ)器之間的FC通信數(shù)據(jù)通路；主處理器與FLASH存儲(chǔ)之間的程序加載數(shù)據(jù)通路[7]。

從處理器對(duì)冗余的周邊模塊進(jìn)行裁剪，只保留了與處理器核和FC-ASM模塊正常工作相關(guān)的模塊。從處理器總線互連如圖3所示。

圖3 從處理器總線互連

3 復(fù)位策略

復(fù)位分為硬件復(fù)位、軟件復(fù)位和看門狗復(fù)位三種方式[8-9]。其中主處理器和從處理器具有獨(dú)立的軟件復(fù)位和看門狗復(fù)位。復(fù)位策略如圖4所示。

圖4 復(fù)位策略

硬件復(fù)位結(jié)束后，主處理器開始初始化并從外部FLASH加載程序[10-14]，待主處理器程序加載完成后，從處理器開始初始化并從外部FLASH加載程序。

4 存儲(chǔ)一致性信號(hào)量方案

主、從處理器之間通過DDR2存儲(chǔ)器交換數(shù)據(jù)，為了保證存儲(chǔ)一致性[15]，文中提出了一種信號(hào)量的解決方案。

存儲(chǔ)一致性信號(hào)量方案如圖5所示。

圖5 存儲(chǔ)一致性信號(hào)量方案

主、從處理器共享一個(gè)信號(hào)量寄存器。如果從處理器要對(duì)DDR2存儲(chǔ)器進(jìn)行訪問，應(yīng)先讀取信號(hào)量寄存器，如果寄存器值為“0”，表明主處理器正在對(duì)DDR2存儲(chǔ)器進(jìn)行訪問。主處理器完成對(duì)DDR2存儲(chǔ)器的訪問后，對(duì)信號(hào)量寄存器進(jìn)行寫操作，寫操作會(huì)將信號(hào)量寄存器主處理器端置“0”，從處理器端置“1”。從處理器讀取到信號(hào)量寄存器值為“1”后，表明從處理器可以發(fā)起對(duì)DDR2存儲(chǔ)器的訪問。信號(hào)量解決方案提供了主、從處理器對(duì)共享的DDR2存儲(chǔ)器的互斥操作機(jī)制，保證了存儲(chǔ)一致性。

5 結(jié)束語(yǔ)

文中提出了面向綜合化航電系統(tǒng)的Power架構(gòu)雙核處理器系統(tǒng)設(shè)計(jì)方案，詳細(xì)論述了架構(gòu)設(shè)計(jì)、總線互連、復(fù)位策略、存儲(chǔ)一致性設(shè)計(jì)。面向航電系統(tǒng)特定應(yīng)用，將多模塊集成到單片，有效解決了原系統(tǒng)存在的面積、功耗、散熱、布線復(fù)雜等問題。文中對(duì)基于Power架構(gòu)的雙核乃至多核處理器開發(fā)具有一定的參考價(jià)值。

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Avionics System-oriented Design of Dual-core Processor System Based on Power Architecture

LIU Hao，TIAN Ze，LIU Cheng-yu，LEI Yu

(Aeronautics Science and Technology Key Laboratory of Integrate Circuit and Micro-system Design,AVIC Computing Technique Research Institute,Xi’an 710068,China)

With the development trend of high-integration in avionics system under requirement and technique,more and more modules such as infrared devices,radio frequency devices,DSPs are integrated in a single system,which leads to a higher challenge to CPU performance and data bandwidth.The rise of CPU frequency solely would not promote the system performance and would cause problems of power consumption and heat radiation.The method of dual-core will double the number of instructions without changing the CPU frequency.The needs of integration,miniaturization and lower power-consumption in avionics system and development of technology brings supports to the design of multi-cores integrated in a single chip.A design scheme of integrated avionics system-oriented design of dual-core processor based on Power architecture is proposed.First,the architecture of dual-core processor is described,based on which analyzes bus interconnection,reset strategy,memory consistency in details.This scheme can widely adopt to design field of highly integrated avionics system.

Power architecture;dual-core;bus interconnection;memory consistency

2015-06-12

2015-09-18

時(shí)間：2016-03-04

中國(guó)航空工業(yè)集團(tuán)公司創(chuàng)新基金(2010BD63111)

劉 浩(1985-)，男，碩士研究生，工程師，研究方向?yàn)榧呻娐吩O(shè)計(jì)；田 澤，博士，研究員，中航首席技術(shù)專家，研究方向?yàn)镾oC設(shè)計(jì)、嵌入式系統(tǒng)設(shè)計(jì)、VLSI設(shè)計(jì)等。

http://www.cnki.net/kcms/detail/61.1450.TP.20160304.1508.002.html

TP39

A

1673-629X(2016)03-0190-03

10.3969/j.issn.1673-629X.2016.03.044