530nW超低功耗高效率能量收集芯片設計

東南大學信息科學與工程學院 孫天慧 黃爾平 羅 汀

530nW超低功耗高效率能量收集芯片設計

東南大學信息科學與工程學院 孫天慧 黃爾平 羅 汀

本文基于動態(tài)占空比控制技術設計了一個超低功耗高效率的BUCK型能量收集芯片，動態(tài)占空比控制技術可以根據(jù)負載電流調整BUCK開關電源的占空比以提高效率。電路在CSMC 0．35μm CMOS工藝下設計，仿真顯示，在工作電壓為5．5V時，電路欠壓時功耗為360nA，在無負載正常輸出時功耗為530nA，峰值效率為96%。

動態(tài)占空比控制；低功耗；高效率；BUCK轉換器；能量收集

微能量收集包括各種能量來源，比如動能、電磁能、熱能、原子能和生物能等。由于無線與低功耗電子器件的發(fā)展，以及傳感器、微電子機械能量系統(tǒng)（MEMS）等組件的不斷進步，引發(fā)了能量收集技術的基礎性變革，在未來一些新興的大量應用中，有望應用到能量收集技術來供電[1]。對于功率密度僅在幾百μW/cm2到幾十mW/cm2之間的環(huán)境能量（包括光、溫差、振動等），如此之小的能量要采集并使用它，就必須盡量減小收集過程和電壓轉換過程的損耗。

I 電路設計

能量收集芯片的電路架構如圖1.1所示，除了10μH電感和47μF電容外，其他部分均在內部集成，主要模塊包括：整流橋電路、超低功耗基準電路、電壓檢測電路（過壓欠壓檢測）、振蕩器、控制邏輯和占空比控制電路[2]、功率管及其驅動器、電感電流檢測比較器A1和輸出電壓檢測比較器A2。

圖1.1 能量收集芯片電路架構

電路采用PWM和PFM混合控制模式[3]，電路架構的主要工作特點為：

（1）占空比控制電路：為數(shù)字電路，它可以根據(jù)輸出電壓和振蕩器的脈沖數(shù)決定振蕩器輸出脈沖的占空比，相當于結合了PFM和PWM兩種控制模式。

（2）動態(tài)控制低功耗模式：當輸出電壓達到要求時，讓部分電路進入低功耗模式，可以有效減小電路本身的功耗，在高低負載下均保持高效率。

（3）相比于傳統(tǒng)的PWM控制模式：這里采用數(shù)字式占空比控制，可以取消開關電源的模擬環(huán)路，不用考慮穩(wěn)定性問題，能夠極大的降低電路復雜度和功耗。

1.1 振蕩器

振蕩器要求能夠提供15%、35%、55%和75%占空比的輸出時鐘信號，為了控制振蕩器的功耗，這里選用對電容充放電的結構，振蕩器結構示意圖如圖1.2所示。

圖1.2 振蕩器結構示意圖

通過控制不同權值的電流源對電容沖放電實現(xiàn)對占空比的控制，電流權值通過電流鏡加上控制開關ABCD來實現(xiàn)，而控制字D1D0由占空比控制電路提供。通過設置單位電流，閾值電壓VTH和VTL的差值以及充放電電容的大小可以準確的確定輸出占空比，輸出Vpulse為振蕩器的輸出時鐘信號。

1.2 邏輯控制電路

邏輯控制電路[4]主要實現(xiàn)輸出功率PMOS管和續(xù)流NMOS管的時序控制，使得控制功率管NMOS和PMOS的柵極控制信號不交疊，同時能夠滿足開關電源的控制邏輯。根據(jù)BUCK控制器的原理得到如圖1.3所示的邏輯控制電路。

圖1.3 邏輯控制電路原理框圖

圖中Vpulse為振蕩器輸出的時鐘，Vi0為電感電流檢測放大器A1的輸出，時序控制邏輯滿足，當輸出功率管PMOS導通時，續(xù)流管NMOS關斷；當功率管PMOS關斷后，續(xù)流管NMOS打開，并且當電感電流減小到零時續(xù)流管NMOS被關斷。不交疊時序控制是為了保證功率管PMOS和續(xù)流管NMOS不會同時導通，并且存在一定的死區(qū)時間以防止直通電流損耗能量。

1.3 占空比控制電路

占空比控制電路根據(jù)振蕩器的脈沖數(shù)來決定振蕩器輸出時鐘的占空比，由數(shù)字時序邏輯電路實現(xiàn)。如圖1.4所示。其基本思想是：重載時振蕩器連續(xù)輸出的時鐘數(shù)較多（比如大于UP），為克服負載消耗的能量，此時應該增大振蕩器輸出時鐘的占空比（與PWM控制原理相同），這樣可以減小振蕩器連續(xù)輸出的脈沖數(shù)，即振蕩器的工作時間以及電路中各個模塊的切換次數(shù)以降低功耗；在輕載時振蕩器連續(xù)輸出的時鐘數(shù)較少（比如小于DN），此時應該減小振蕩器輸出時鐘的占空比，這樣可以增大振蕩器連續(xù)輸出的脈沖數(shù)。這種方法可以減小輸出電壓的紋波，并將振蕩器的輸出時鐘脈沖數(shù)保持在一個范圍內，也即結合PFM和PWM兩種控制模式。

1.4 輸出電壓檢測比較器

圖1.4 占空比控制原理框圖

圖1.5 輸出電壓檢測比較器原理圖

輸出電壓檢測比較器是一個改進型高增益比較器，主要由前置放大器，鎖存器和自偏置差分放大器[5]構成，如圖1.5所示。差分放大器提供小信號增益，鎖存器在進一步放大信號的同時實現(xiàn)鎖存功能，使得比較器具有遲滯功能，自偏置放大器可以克服擺率的限制。

2 版圖設計

整體版圖如圖2.1所示，芯片共有26個IO口，核心面積為0.63×0.83mm2。由于輸入輸出電流較大，所以電源IO口有7個，地IO口有8個，為了保證電流通路，IO口和芯片內部連接使用粗金屬線。芯片核心面積為0.63× 0.83mm2，加IO口和seal ring之后總面積為1.77×1.9mm2。

圖2.1 芯片整體版圖

3 仿真結果

仿真結果表明，在輸入電壓范圍2.7~5.5V時，輸出電壓為穩(wěn)定的1.8V，最大帶載能力超過100mW。電路欠壓時功耗為360nA，在無負載正常輸出時功耗為530nA，峰值效率達到96%。當負載為50Ω時，各節(jié)點電壓波形如圖3.1所示。

圖3.1 50Ω負載時瞬態(tài)波形

進行效率仿真時，設置輸出電壓初始狀態(tài)，并在輸出端施加一個恒流源，通過計算輸出總功耗和輸入總功耗后兩者相除得到效率。由于輸入電壓和負載電流均為恒定值，所以只需要計算輸出電壓和輸入電流的平均值即可算的功耗。三種電源電壓下的效率匯總圖如圖3.2所示。當負載電流在幾十微安到幾十毫安時效率均在80%以上。