基于0.18 μm的無電阻無運(yùn)放低功耗帶隙基準(zhǔn)源設(shè)計(jì)

李燕霞，龔 敏，高 博

（四川大學(xué)物理科學(xué)與技術(shù)學(xué)院，成都 610065）

1 引言

在集成電路設(shè)計(jì)中，基準(zhǔn)源是模擬和數(shù)?；旌想娐分胁豢扇鄙俚闹匾M成部分，它對高新模擬電子技術(shù)的應(yīng)用與發(fā)展具有重要的作用。在許多集成電路中，如數(shù)/模轉(zhuǎn)換線性穩(wěn)壓器和開關(guān)穩(wěn)壓器等，都需要穩(wěn)定的電壓基準(zhǔn)；并且隨著SOC片上系統(tǒng)的發(fā)展，超大規(guī)模集成電路對于帶隙基準(zhǔn)源的精度和功耗逐漸有著更高的要求，并且要求其能與CMOS工藝相兼容?；鶞?zhǔn)電壓源有基于正向的基準(zhǔn)電壓、基于齊納二極管反向擊穿特性的基準(zhǔn)電壓以及帶隙基準(zhǔn)電壓。其中帶隙基準(zhǔn)電壓由于其低溫度系數(shù)和高的電源抑制比而得到廣泛應(yīng)用[1]。

2 傳統(tǒng)帶隙基準(zhǔn)源的基本原理[1]

傳統(tǒng)的帶隙基準(zhǔn)源核心結(jié)構(gòu)是由BJT和電阻構(gòu)成，為了鉗制電壓加入了運(yùn)算放大器；其工作原理是通過正負(fù)溫度系數(shù)的疊加來得到與溫度無關(guān)的基準(zhǔn)電壓的輸出，如圖1所示。

圖1 傳統(tǒng)的帶隙基準(zhǔn)源結(jié)構(gòu)

對于一個工作在放大區(qū)的BJT來說，其基射極電壓具有負(fù)的溫度系數(shù)，當(dāng)兩個BJT的電流密度相同時，其基極-發(fā)射極電壓的差值為：

因此R1上的電壓為VR1=VTlnn，其中VT=kT/q，n是晶體管Q1和Q2的面積之比，由此可見其基射極電壓差具有正的溫度系數(shù)，采用求和的方式將正負(fù)溫度系數(shù)電壓進(jìn)行疊加就可以在某溫度上得到基準(zhǔn)電壓：

精確調(diào)節(jié)電阻的阻值便可以得到與溫度無關(guān)的電壓，但是由于VBE具有高階的溫度系數(shù)，這樣的傳統(tǒng)結(jié)構(gòu)由于只能實(shí)現(xiàn)一階溫度系數(shù)的補(bǔ)償，因此其溫漂系數(shù)比較高。此外為了鉗制電位，電路中需要設(shè)計(jì)高性能的運(yùn)算放大器，這不僅增加了設(shè)計(jì)工作量，也大大提高了其復(fù)雜度。再加上在CMOS工藝中，要實(shí)現(xiàn)電阻的精確匹配具有很高的難度，綜合上面幾個因素，傳統(tǒng)的帶隙基準(zhǔn)源電路所具備的實(shí)用性很低[2]。

3 無電阻無運(yùn)放的帶隙基準(zhǔn)源結(jié)構(gòu)

如上所述，電路中運(yùn)放的設(shè)計(jì)和電阻的精確匹配會給設(shè)計(jì)增加難度，因此本文采用如圖2所示的電路結(jié)構(gòu)。在該電路結(jié)構(gòu)中，Q1的結(jié)電壓由MN1和MN2的柵源電壓鉗制，流經(jīng)Q1的發(fā)射極電極電流也由MP1和MP2形成的電流鏡結(jié)構(gòu)決定。因此，適當(dāng)?shù)卦O(shè)置電流比例K和MN1管和MN2管的寬長比，就能夠得到一個非零的電壓偏置點(diǎn)來對BJT和MOSFET進(jìn)行偏置。假設(shè)MN1和MN2具有相同的寬長比，那么VE就被平均分成VGS1和VGS2兩部分。由于BJT的VBE具有負(fù)的溫度系數(shù)，因此將此電壓和一個具有正溫度系數(shù)的電壓疊加即可得到與溫度無關(guān)的基準(zhǔn)電壓。在該電路結(jié)構(gòu)中，產(chǎn)生正溫度系數(shù)的電壓來自于由M2~M7構(gòu)成的self-cascode結(jié)構(gòu)[4]。

圖2 無電阻無運(yùn)放的帶隙基準(zhǔn)源

4 電路原理闡述

4.1 CTAT電壓的產(chǎn)生

對于一個雙極型器件，集電極電流由式（3）給出：

其中IS是pn結(jié)的飽和電流，VT=kT/q是BJT的熱電壓；當(dāng)圖2中所有的MOSFET都工作在亞閾值區(qū)域時，根據(jù)ACM MOSFET模型，漏電流的表達(dá)式如式（4）。

其中，e為常數(shù)，ISQ為電流密度，VT0是忽略體效應(yīng)時的閾值電壓，VG和VS是柵極和源極相對于襯底的電壓值。在MN1和MN2具有相同寬長比的前提下：

再根據(jù)MP1和MP2組成的電流鏡結(jié)構(gòu)可得：

因此VE可以寫成式（8）：

4.2 PTAT電壓的產(chǎn)生

PTAT電壓的產(chǎn)生來自于傳統(tǒng)的self-cascode 結(jié)構(gòu)[12]，由圖3可知，在self-cascode結(jié)構(gòu)中：

由式（4）和式（9）可得：

由式（10）可知，在本文的電路結(jié)構(gòu)中：

根據(jù)電流鏡結(jié)構(gòu)：IDS（MN2）=5I，IDS（MN5）=4I，IDS（MN7）=3I，結(jié)合式（10）和式（11）可得式（12）：

圖3 self-cascode結(jié)構(gòu)

4.3 基準(zhǔn)電壓

根據(jù)式（5）和式（12）可知基準(zhǔn)電壓的表達(dá)式為：

4.4 補(bǔ)償電路[8]

由于VE具有高階的溫度系數(shù)，因此采用圖2 Q2和Q3部分構(gòu)造指數(shù)型補(bǔ)償電路。其中流經(jīng)Q3的集電極電流是一個與溫度成高階溫度關(guān)系的量，把這一電流引入帶隙基準(zhǔn)源的輸出端可以對帶隙基準(zhǔn)源進(jìn)行高階的溫度補(bǔ)償。該補(bǔ)償電路的兩個三極管的集電極均接電源電壓，這樣與標(biāo)準(zhǔn)的CMOS工藝就可以完全兼容。

5 仿真與分析

采用SMIC 0.18 μm工藝庫，在1.2 V的電壓下利用Spectre工具對整體電路進(jìn)行仿真，得到圖4和圖5的溫度曲線。

由圖4可知，初步仿真的溫度曲線為開口向下的拋物線，其溫漂系數(shù)為24.38×10-6℃-1。在高溫區(qū)電壓變化比較大，采用指數(shù)型曲率補(bǔ)償電路之后，仿真結(jié)果如圖（5）所示：在高溫區(qū)域輸出電壓的變化明顯變小，溫漂系數(shù)也由補(bǔ)償之前的24.38×10-6℃-1降低為8.4×10-6℃-1，輸出的基準(zhǔn)電壓為569 mV，功耗僅為742 nW。與其他文獻(xiàn)相比，本文設(shè)計(jì)的與CMOS工藝兼容的帶隙基準(zhǔn)源的溫漂系數(shù)，遠(yuǎn)遠(yuǎn)小于國際上已有的和CMOS兼容的電壓基準(zhǔn)電路，如表1所示。圖6是該電路的版圖。

圖4 補(bǔ)償前溫度曲線

圖5 補(bǔ)償后溫度曲線

表1 溫度系數(shù)對比

圖6 電路版圖

6 總結(jié)

本文采用SMIC 0.18 μm工藝庫設(shè)計(jì)了一種帶有高階曲率補(bǔ)償?shù)膸痘鶞?zhǔn)源電路結(jié)構(gòu)，該電路結(jié)構(gòu)具有無電阻無運(yùn)放的特點(diǎn)，相對于傳統(tǒng)的帶隙基準(zhǔn)源電路來說本文設(shè)計(jì)電路結(jié)構(gòu)簡單，在工藝上能夠很好地與CMOS工藝兼容，并且具有較低的溫漂系數(shù)和極低的功耗。

[1] 畢查德拉扎維. 模擬CMOS集成電路設(shè)計(jì)[M]. 2003.310-320.

[2] 陸云，李嚴(yán)，董子剛，張?jiān)? 基于MOS技術(shù)的基準(zhǔn)源電路研究進(jìn)展[J]. 2014, 04.

[3] Lee, E K F. Low voltage CMOS bandgap references with temperature compensated reference current output[J]. Circuits and Systems（ISCAS）, Proceedings of 2010 IEEE International Symposium on, 2010. 1643-1646.

[4] Adl, A-H El-Sankary, K El-Masry, E. Bandgap reference with curvature corrected compensation using subthreshold MOSFETs [J]. Circuits and Systems, ISCAS 2009, IEEE International Symposium on, 2009. 812-815.

[5] Dalton Colombo, Felipe Werle, Gilson Wirth, Sergio Bampi. A CMOS 25.3 ×10-6℃-1Bandgap Voltage Reference using Self-Cascode Composite Transistor [J]. IEEE . 2012.

[6] 唐寧，李佐，李琦. 一種改進(jìn)的非線性匹配高階補(bǔ)償基準(zhǔn)源的設(shè)計(jì)[J]. 2013.

[7] Oscar E Mattia, Hamilton Klimach. 0.9 V, 5 nW, 9×10-6℃-1Resistorless Sub-Bandgap Voltage Reference in 0.18 μm CMOS [J]. 2014.

[8] 張靜. CMOS帶隙基準(zhǔn)源高階溫度補(bǔ)償?shù)脑O(shè)計(jì)與仿真[J]. 2013.

[9] 崔智軍，王慶春. 基于不同VTH值的新型CMOS電壓基準(zhǔn)[J]. 2011.

[10] 劉鴻雁. 高精度CMOS帶隙基準(zhǔn)電壓源電路設(shè)計(jì)[J].2014.

[11] 孫杰杰，張國俊. 利用MOS器件進(jìn)行補(bǔ)償?shù)牡蜏仄禂?shù)電壓基準(zhǔn)源[J]. 2013.

[12] 王永順，井冰潔. 帶有曲率補(bǔ)償?shù)母呔葞痘鶞?zhǔn)電壓源設(shè)計(jì)[J]. 2014.