微波傳輸線(xiàn)信號(hào)完整性分析與仿真

陳鵬

摘要：隨著對(duì)高速數(shù)字電路不斷地深入研發(fā)，信號(hào)完整性越來(lái)越受到人們的關(guān)注，現(xiàn)已成為設(shè)計(jì)中必不可少的組成部分。尤其在PCB設(shè)計(jì)階段，大多數(shù)的約束都是建立在信號(hào)完整性分析的基礎(chǔ)之上。深入理解信號(hào)完整性方面的知識(shí)，有助于建立更為符合實(shí)際的約束的制定，同時(shí)也是進(jìn)行信號(hào)完整性分析的必要條件。本文就微波傳輸線(xiàn)信號(hào)完整性分析與仿真進(jìn)行探討。

關(guān)鍵詞：微波傳輸線(xiàn)；信號(hào)完整性；仿真

引言

如今，高速系統(tǒng)的設(shè)計(jì)必須充分考慮到互連延遲引起的時(shí)序以及串?dāng)_、傳輸線(xiàn)效應(yīng)等信號(hào)完整性問(wèn)題。元器件在CPB上的布局、元器件和CPB的參數(shù)、高速信號(hào)的布線(xiàn)等因素，都會(huì)引起信號(hào)完整性問(wèn)題，進(jìn)而導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至無(wú)法工作。所以，信號(hào)完整性問(wèn)題越來(lái)越重要，已經(jīng)引起電子工程師的高度重視。本文將探討信號(hào)完整性的基本概念以及如何基于IBIS模型對(duì)高速數(shù)據(jù)采集系統(tǒng)進(jìn)行信號(hào)完整性仿真并利用仿真結(jié)果修改完善系統(tǒng)設(shè)計(jì)的問(wèn)題。

一、基于IBIS模型的信號(hào)完整性分析

信號(hào)完整性是指在信號(hào)線(xiàn)上的信號(hào)質(zhì)量。信號(hào)完整性故障會(huì)引起任意信號(hào)波形的跳變，導(dǎo)致把輸人的畸變數(shù)據(jù)送人鎖存，或在畸變的時(shí)鐘跳變沿上造成在錯(cuò)誤的時(shí)間捕獲數(shù)據(jù)。信號(hào)完整性分析的目的就是保證高速數(shù)據(jù)傳輸?shù)目煽啃浴?/p>

1.1影晌信號(hào)完整性的主要因素

影響信號(hào)完整性的主要因素有信號(hào)時(shí)延、反射與振鈴、串?dāng)_、電磁兼容性或者電磁干擾（EMC/EMI）和電源/地噪聲（地彈、Delta—I噪聲或者同步開(kāi)關(guān)噪聲（SSN）等等。傳輸時(shí)延與信號(hào)線(xiàn)的長(zhǎng)度、信號(hào)傳輸速度的關(guān)系如下

式中C為真空中的光速； reff為有效相對(duì)的介電常數(shù)； 稱(chēng)為信號(hào)線(xiàn)的長(zhǎng)度。

反射就是在傳輸線(xiàn)上的回波。輸人輸出阻抗不匹配會(huì)引起反射，當(dāng)信號(hào)在源端與負(fù)載端之間多次反射，在穩(wěn)態(tài)信號(hào)上下產(chǎn)生的電壓過(guò)沖和下沖現(xiàn)象，就是振鈴。串?dāng)_是指走線(xiàn)、導(dǎo)線(xiàn)、電纜束、元件以及任意其它易受電磁場(chǎng)干擾的電子元器件之間的不希望有的電磁禍合。地彈指在電路中有大的電流涌動(dòng)時(shí)，會(huì)引起地平面反彈噪聲。EMI表現(xiàn)為當(dāng)數(shù)字系統(tǒng)加電運(yùn)作時(shí)，會(huì)對(duì)周?chē)h(huán)境輻射電磁波，從而干擾周?chē)h(huán)境中的電子設(shè)備的正常工作，產(chǎn)生原因是電路工作頻率太高以及布局布線(xiàn)不合理。

1.2IBIS仿真模型及獲取驗(yàn)證

IBIS（Input/OutputBufferInformationSpecification）輸外了輸出緩沖器信息規(guī)范是一種基于V/I曲線(xiàn)的對(duì)I/O緩沖器快速準(zhǔn)確建模的方法，他提供了一種標(biāo)準(zhǔn)的文件格式來(lái)記錄如驅(qū)動(dòng)器愉出阻抗、上升/下降時(shí)間及輸出負(fù)載等參數(shù)，非常適合做振鈴（ringing）和串?dāng)_（crosstalk）等高頻效應(yīng)的計(jì)算與仿真。在進(jìn)行信號(hào)仿真分析之前，必須將設(shè)計(jì)中所使用到的器件的IBIS模型準(zhǔn)備好。一般來(lái)說(shuō)，器件生產(chǎn)廠(chǎng)家和專(zhuān)業(yè)EDA廠(chǎng)家提供的IBIS模型可信度較高，但獲取的模型必須要進(jìn)行修改才能使用。

1.3選擇Cadence軟件模擬仿真

Cadence公司是全球最大的EDA供應(yīng)商，在CPB設(shè)計(jì)行業(yè)屬于頂級(jí)水平，他提供了從芯片設(shè)計(jì)到封裝設(shè)計(jì)再到板級(jí)設(shè)計(jì)的一體化設(shè)計(jì)平臺(tái)。他的主要思想是用好的仿真分析設(shè)計(jì)來(lái)預(yù)防問(wèn)題的發(fā)生，盡量在CPB制作前盡量解決可能發(fā)生的問(wèn)題，并將原理圖設(shè)計(jì)、CPB布局布線(xiàn)和高速仿真分析集成于一體，可以解決在設(shè)計(jì)中存在于各個(gè)環(huán)節(jié)的與電氣性能相關(guān)的間題。本設(shè)計(jì)的原理圖設(shè)計(jì)和CPB設(shè)計(jì)分別采用的是Cadence公司出品的Capture和Allegro，信號(hào)完整性仿真也采用Cadence公司的AllegroPCBSI。

二、高速數(shù)據(jù)采集板中信號(hào)完整性的建模仿真分析

2.1系統(tǒng)構(gòu)成

在此系統(tǒng)中，選用的主要器件是ATMEL的Dual8—bit1GspsADC和ALTEAR的EP2S60構(gòu)成基本電路。其工作流程：FPGA產(chǎn)生控制信號(hào)使ADC工作，同時(shí)FPGA將晶振的輸人CLK倍頻為300MHz，作為ADC的采樣時(shí)鐘CLKI，同一時(shí)鐘采樣IQ兩路數(shù)據(jù)，ADC采用內(nèi)部1：2復(fù)用將數(shù)據(jù)頻率降至一半，然后輸出4路8bit—150MS·s-1的LVDS邏輯的數(shù)據(jù)和同步時(shí)鐘CLKO，而FP—GA專(zhuān)用的VLDS差分邏輯接受通道接受數(shù)據(jù)，再進(jìn)行降速處理輸出。

2.2劃分系統(tǒng)中的關(guān)鍵信號(hào)與非關(guān)鍵信號(hào)

在數(shù)字電路中信號(hào)數(shù)量一般較多，對(duì)全部信號(hào)進(jìn)行信號(hào)完整性分析是不現(xiàn)實(shí)的，也是不必要的。故仿真分析前，應(yīng)將系統(tǒng)中的信號(hào)劃分為關(guān)鍵信號(hào)或者非關(guān)鍵信號(hào)。劃分的依據(jù)主要是器件驅(qū)動(dòng)沿速率快慢、工作頻率的高低、信號(hào)線(xiàn)長(zhǎng)度等條件。對(duì)時(shí)延敏感的線(xiàn)網(wǎng)，如時(shí)鐘信號(hào)和讀寫(xiě)信號(hào)；對(duì)曲線(xiàn)要求高的線(xiàn)網(wǎng)，如差分信號(hào)，即使速率不高，也應(yīng)視為關(guān)鍵信號(hào)；另外，對(duì)于非高速信號(hào)，如果因?yàn)橄到y(tǒng)復(fù)雜而造成布線(xiàn)拓?fù)浣Y(jié)構(gòu)不好、走線(xiàn)過(guò)長(zhǎng)，也應(yīng)作必要的信號(hào)完整性仿真分析。

該系統(tǒng)中的高速器件是ADC和FPGA，由他們構(gòu)成的高速網(wǎng)絡(luò)就是ADC的差分輸出信號(hào)、FPGA的輸出信號(hào)和時(shí)鐘信號(hào)，對(duì)這部分網(wǎng)絡(luò)做信號(hào)完整性分析至關(guān)重要。

2.3不同階段的信號(hào)完整性仿真

做仿真之前， 頭拐寸各個(gè)器件建立并分配IBIS模型， 主要模型可從互聯(lián)網(wǎng)上下載， 下載的模型需要驗(yàn)證， 模型驗(yàn)證是個(gè)相當(dāng)長(zhǎng)的過(guò)程， 驗(yàn)證模型無(wú)誤后再進(jìn)行下一步仿真。其中對(duì)FPGA的輸入AD_AI3的仿真比較有代表性， 由于篇幅有限， 這里僅對(duì)300MHz 時(shí)的AD_AI3 仿真舉例分析。

2.3.1布線(xiàn)前信號(hào)完整性仿真

在原理圖完成之后， 就可以進(jìn)行布線(xiàn)前信號(hào)完整性的仿真， 此階段的仿真分析主要是根據(jù)SI模型對(duì)信號(hào)完整性問(wèn)題進(jìn)行一系列的預(yù)分析， 根據(jù)仿真結(jié)果選擇合適的元器件類(lèi)型、參數(shù)和電路拓?fù)浣Y(jié)構(gòu)， 作為設(shè)計(jì)電路依據(jù)。

2.3.2布線(xiàn)后信號(hào)完整性仿真

布線(xiàn)后信號(hào)完整性仿真檢查， 將允許有計(jì)劃地打破或改變?cè)O(shè)計(jì)規(guī)則。此階段的仿真考慮了包括串?dāng)_在內(nèi)幾乎所有的實(shí)際因素。

2.4通過(guò)仿真結(jié)果對(duì)設(shè)計(jì)進(jìn)行修改

經(jīng)過(guò)對(duì)A D _ A B 的首次仿真， 對(duì)比布線(xiàn)前仿真， 從布線(xiàn)后的仿真波形可以清楚看出仍然存在延時(shí)過(guò)大和過(guò)沖的問(wèn)題。延時(shí)過(guò)大是傳輸距離過(guò)長(zhǎng)等因素引起， 所以反復(fù)重新布線(xiàn)， 調(diào)整布局；過(guò)沖可能是阻抗不匹配， 嘗試改變終端電阻的阻值， 再進(jìn)行反復(fù)仿真對(duì)比。

最終反復(fù)調(diào)整布局，重新布線(xiàn)，以減少時(shí)延；并且在信號(hào)源端和信號(hào)線(xiàn)之間串接了一個(gè)阻值為3n的電阻，并且調(diào)整終端電阻為65n之后，這樣使源端的輸出阻抗與傳輸線(xiàn)的特征阻抗相匹配，來(lái)改善過(guò)沖間題。

在實(shí)際的仿真過(guò)程中還碰到別的許多問(wèn)題， 例如嚴(yán)重的振鈴， 非單調(diào)邊沿以及過(guò)大的串?dāng)_等。通過(guò)在驅(qū)動(dòng)端添加不同阻值的串聯(lián)端接、在負(fù)載端添加不同阻值的并聯(lián)端接、調(diào)整端接的位置、修改走線(xiàn)的拓?fù)浣Y(jié)構(gòu)、調(diào)整板層間的介質(zhì)厚度甚至更換邏輯器件的類(lèi)型等方法進(jìn)行反復(fù)的修改與仿真驗(yàn)證，最終將信號(hào)完整性問(wèn)題限制在可接受的范圍內(nèi)。

三、結(jié)束語(yǔ)

通過(guò)使用Cadence軟件進(jìn)行信號(hào)完整性的仿真，筆者體會(huì)到該軟件具有很強(qiáng)的實(shí)用性，對(duì)于硬件設(shè)計(jì)人員而言，尤其是對(duì)高速PCB的設(shè)計(jì)來(lái)說(shuō)，該軟件是一種十分實(shí)用且不可多得的設(shè)計(jì)工具。對(duì)復(fù)雜的高速數(shù)字系統(tǒng)來(lái)說(shuō)，基于IBIS巧模型的信號(hào)完整性仿真分析是設(shè)計(jì)者的得力助手。特別是對(duì)于沒(méi)有設(shè)計(jì)經(jīng)驗(yàn)的初級(jí)設(shè)計(jì)者來(lái)講，仿真分析就顯得尤為重要。利用仿真結(jié)果來(lái)修正設(shè)計(jì)的不足，及時(shí)解決電路板信號(hào)完整性間題，將避免重復(fù)制版，從而可以達(dá)到縮短設(shè)計(jì)周期，節(jié)約設(shè)計(jì)成本的目的。

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