非線性最小二乘法的電力系統(tǒng)頻率跟蹤

高穎龍,王小華,盧 進(jìn),朱懷毅

(長(zhǎng)沙理工大學(xué) 電氣與信息工程學(xué)院,湖南 長(zhǎng)沙 410004)

非線性最小二乘法的電力系統(tǒng)頻率跟蹤

高穎龍,王小華,盧 進(jìn),朱懷毅

(長(zhǎng)沙理工大學(xué) 電氣與信息工程學(xué)院,湖南 長(zhǎng)沙 410004)

提出了一種基于非線性最小二乘法實(shí)現(xiàn)頻率跟蹤的算法,對(duì)各種信號(hào)模型進(jìn)行了仿真,并利用FPGA實(shí)現(xiàn)該算法,設(shè)計(jì)是在CycloneIII系列芯片EP3C80F780C8中完成,主頻采用50 MHz。實(shí)驗(yàn)表明,該系統(tǒng)具有設(shè)計(jì)簡(jiǎn)單、可靠性高、跟蹤效果好等特點(diǎn),具有良好的實(shí)用價(jià)值。

頻率跟蹤;非線性最小二乘;FPGA

對(duì)電力系統(tǒng)頻率的跟蹤,主要有最小均方差自適應(yīng)算法、卡爾曼濾波算法、遞推最小二乘法和誤差最小化原理類算法等。最小均方差自適應(yīng)算法原理簡(jiǎn)單,但跟蹤精度不高[1]?？柭鼮V波算法有良好的跟蹤能力,但該算法需要事先確定有關(guān)噪聲的統(tǒng)計(jì)參數(shù),計(jì)算量大[2]。遞推最小二乘法有比較快的收斂速度,但只適用于平穩(wěn)環(huán)境,對(duì)于非平穩(wěn)環(huán)境跟蹤效果不好[3-5]。設(shè)計(jì)采用非線性最小二乘法原理實(shí)現(xiàn),屬于誤差最小化原理類算法的一種,該算法能比較精確的計(jì)算頻率,通過參數(shù)的設(shè)定也能較好地解決計(jì)算量大的問題。設(shè)計(jì)采用FPGA實(shí)現(xiàn)頻率跟蹤,可編程的FPGA器件具有內(nèi)部資源豐富、處理速度快、可在系統(tǒng)內(nèi)編程并有EDA軟件支持等特點(diǎn),因此利用FPGA實(shí)現(xiàn)非線性最小二乘法的電力系統(tǒng)頻率跟蹤,可使電路設(shè)計(jì)更加靈活,提高系統(tǒng)的可靠性,縮短設(shè)計(jì)周期,降低成本。

1 算法基本原理

因?qū)τ谌魏我粋€(gè)周期信號(hào)f(t)均可用一個(gè)傅里葉級(jí)數(shù)表示,所以電力系統(tǒng)的模型可表示為

(1)

其中,an和bn是第n次諧波分量的幅值;ω0是基波角頻率,ω0=2πf0,f0即為所求電力系統(tǒng)頻率。因在實(shí)際電力系統(tǒng)中可認(rèn)為信號(hào)不含直流分量,所以令a0=0,諧波分量最大值定義為N,于是式(1)可表示為

(2)

設(shè)ω0已知,為計(jì)算an和bn,設(shè)f(t)是在M步長(zhǎng)均勻采樣點(diǎn)上,即在f(tk)中k=1,2,…,M。導(dǎo)出均勻采樣模型為

(3)

由電網(wǎng)特性可知,除基波外,3次、5次和7次等奇次諧波影響權(quán)重較大,偶次諧波與間歇波等幅值小,持續(xù)時(shí)間短,可以忽略[6]。因此,令n∈{1,3,5,7,…,nh},定義nh為最大諧波分量。所以可將式(3)改寫為矩陣方程

Hx≈y

(4)

其中

H=[HaHb]

(5)

(6)

(7)

(8)

(9)

利用最小二乘法[7]可解得

x≈(HTH)-1HTy

(10)

以上計(jì)算過程是基于ω0已知的前提下進(jìn)行的,而實(shí)際ω0是未知的,即H矩陣未知,所以該問題變成一個(gè)非線性最小二乘問題,將式(10)代入式(4)有

H(HTH)-1HTy≈y

(11)

從而可得到真實(shí)值與估計(jì)值的誤差e

e=[I-H(HTH)-1HT]y

(12)

在式(12)中只包含一個(gè)未知數(shù)ω0,y是輸入,ω0可通過求e的二范數(shù)平方的最小值來(lái)確定。用A表示I-H(HTH)-1HT,則式(12)可表示為

e=Ay

(13)

圖1 與的關(guān)系圖形

2 Matlab仿真

針對(duì)電力系統(tǒng)模型做如下仿真[8],設(shè)定取樣窗口為10ms,取樣頻率為1.6kHz,最大諧波分量取13次諧波,仿真模型如下:

(1)緩變頻率模型。設(shè)定電力系統(tǒng)頻率為正弦波變化,由49.5Hz緩慢變?yōu)?0.5Hz,如圖2所示,可觀察到,頻率跟蹤波形和實(shí)際頻率波形僅有短暫延時(shí),誤差也控制在很小的范圍內(nèi),最大誤差不超過0.003Hz。

圖2 緩變頻率的跟蹤結(jié)果

(2)突變頻率模型。設(shè)定電力系統(tǒng)頻率由50Hz突變?yōu)?0.5Hz,又由50.5Hz突變?yōu)?9.5Hz,如圖3所示?？捎^察到,在頻率突變的情況下,利用該算法能較快的跟蹤上突變頻率,誤差也能控制在較小的范圍內(nèi)。

圖3 突變頻率的跟蹤結(jié)果

(3)帶噪聲緩變頻率模型。設(shè)定電力系統(tǒng)頻率由49.5Hz緩慢變?yōu)?0.5Hz,且?guī)в懈咚乖肼?信噪比為40dB,仿真波形如圖4所示,可以看到,信噪比為40dB的高斯噪聲對(duì)于頻率跟蹤的影響較小,頻率跟蹤波形和實(shí)際頻率波形除了有短暫延時(shí)外,誤差也過小,最大誤差不超過0.005Hz。

圖4 帶噪聲緩變頻率的跟蹤結(jié)果

由以上仿真結(jié)果可知,利用非線性最小二乘法可快速,準(zhǔn)確的實(shí)現(xiàn)電力系統(tǒng)頻率的實(shí)時(shí)跟蹤。適當(dāng)?shù)膮?shù)選擇能使跟蹤效果更準(zhǔn)確,最高諧波分量選取13次諧波比選取7次諧波仿真結(jié)果更精確,適當(dāng)?shù)娜哟翱陂L(zhǎng)度也將影響仿真精度。

3 FPGA實(shí)現(xiàn)

3.1FPGA頂層設(shè)計(jì)

在設(shè)計(jì)中電力系統(tǒng)的頻率設(shè)定在48.5～51.5Hz,頻率搜索間隔為0.1Hz,采樣頻率為1.6kHz,采樣窗口長(zhǎng)度10ms,最大諧波分量定義為13次諧波。圖5為整個(gè)FPGA設(shè)計(jì)流程圖。CLK_50M為系統(tǒng)時(shí)鐘50MHz,RST為復(fù)位端,SW為撥碼開關(guān),可控制頻率預(yù)設(shè)值,Seg7為7段數(shù)碼管輸出[9-10]。

圖5 FPGA設(shè)計(jì)流程圖

系統(tǒng)時(shí)鐘為50MHz,經(jīng)PLL時(shí)鐘模塊處理,分頻出1.6kHz和1MHz兩個(gè)時(shí)鐘,地址計(jì)數(shù)模塊產(chǎn)生其他模塊所需的控制信號(hào)和控制地址,使得算法實(shí)現(xiàn)模塊的大量數(shù)學(xué)運(yùn)算得以順利進(jìn)行,Control算法實(shí)現(xiàn)模塊是整個(gè)系統(tǒng)設(shè)計(jì)的核心,也是系統(tǒng)得以實(shí)現(xiàn)的關(guān)鍵部分,電力系統(tǒng)頻率設(shè)定在48.5～51.5Hz,搜索間隔為0.1Hz,則電力系統(tǒng)頻率共計(jì)31個(gè),與其對(duì)應(yīng)的ω0有31種情況,先求出這31種情況下的A,因A只與ω0和t有關(guān),采樣窗口長(zhǎng)度和采樣頻率固定,則t是定值,可求出31組不同矩陣A并與ω0相對(duì)應(yīng),A矩陣的值以查找表的方式存儲(chǔ)在只讀存儲(chǔ)器ROM中,將31組不同的A和待測(cè)量值y相乘,得到31個(gè)e值,e為16×1矩陣,求其每一個(gè)e的二范數(shù),這些不同二范數(shù)分別對(duì)應(yīng)設(shè)定在48.5～51.5Hz的31個(gè)頻率值,求這31個(gè)二范數(shù)的最小值,其對(duì)應(yīng)的頻率值即為待測(cè)電力系統(tǒng)頻率值。

3.2 重要模塊介紹

(1)Control算法實(shí)現(xiàn)模塊。該模塊為整個(gè)設(shè)計(jì)的核心模塊,iCLK為該模塊的時(shí)鐘信號(hào),頻率為1MHz,iRST為該模塊復(fù)位端,Y為待測(cè)電力信號(hào)的輸入值,其采樣頻率為1.6kHz,經(jīng)Y_ram模塊處理之后,Y的數(shù)據(jù)流頻率為1MHz。Y_Addr為地址輸出端,F_Addr為對(duì)應(yīng)頻率,A_Addr為矩陣A的地址,其地址為0～255,因矩陣A表示的是I-H(HTH)-1HT,系統(tǒng)選取的最高諧波分量是13次諧波,窗口的大小為10ms,所以A為16×16矩陣,每一個(gè)A共有256個(gè)值,預(yù)存在Control模塊下的A_rom[11]里形成查找表,如圖6所示。Flag為第奇偶個(gè)10 ms的標(biāo)志位,F_Z為所求出的頻率的整數(shù)部分,F_X為所求出的頻率的小數(shù)部分。

圖6 ROM查找表

圖7 Control算法實(shí)現(xiàn)模塊

(2)Addr地址計(jì)數(shù)模塊。iCLK為該模塊工作時(shí)鐘,頻率為1 MHz,iRST為該模塊復(fù)位端,START為該模塊使能端,Y_Addr為地址輸出端,F_Addr為對(duì)應(yīng)頻率,A_Addr為矩陣A的地址,count為該模塊產(chǎn)生的總計(jì)數(shù),Flag為第奇偶個(gè)10 ms的標(biāo)志位。該模塊實(shí)現(xiàn)的主要功能是,按照時(shí)序順序產(chǎn)生了Y_ram模塊和Control模塊所需的控制信號(hào)和控制地址。使得Control模塊中所要進(jìn)行的大量乘法和加法運(yùn)算能正確進(jìn)行。其他模塊的運(yùn)行均建立在本模塊的基礎(chǔ)上,其中每10 ms為一個(gè)周期,Flag信號(hào)有利于Y_ram模塊正確的存取,防止讀寫沖突。

圖8 Addr地址計(jì)數(shù)模塊

(3)Y_ram模塊。data為模塊的寫數(shù)據(jù),輸入的數(shù)據(jù)流頻率為1.6 kHz,wraddress為模塊的寫地址,地址變化的頻率是1.6 kHz,wrclock為模塊的寫時(shí)鐘,頻率為1.6 kHz,wren為模塊的寫使能,rdaddress為模塊的讀地址,地址變化的頻率是1 MHz,rdclock為模塊的讀時(shí)鐘,頻率為1 MHz,q為模塊的讀數(shù)據(jù),數(shù)據(jù)流頻率為1 MHz。該模塊為一個(gè)兩端口的RAM,一個(gè)寫端口,一個(gè)讀端口,用以緩存待測(cè)量的數(shù)據(jù)。

圖9 Y_ram模塊

3.3 實(shí)驗(yàn)演示

實(shí)驗(yàn)采用Altera公司生產(chǎn)的CycloneⅢ系列芯片。CycloneⅢ系列芯片是Altera公司首款65 nm低成本FPGA,含有5～120 k個(gè)邏輯單元,288個(gè)數(shù)字信號(hào)處理乘法器,存儲(chǔ)器達(dá)4 Mbit,相比Cyclone III系列,每邏輯單元成本降低了20%[12]。實(shí)驗(yàn)采取內(nèi)部預(yù)設(shè)數(shù)據(jù),預(yù)設(shè)了4種不同頻率的信號(hào)輸入,通過撥碼開關(guān)可實(shí)現(xiàn)4種不同頻率的切換,用數(shù)碼管顯示頻率跟蹤值,其實(shí)驗(yàn)結(jié)果如圖10所示。

圖10 實(shí)驗(yàn)演示結(jié)果

頻率設(shè)定為48.5～51.5 Hz,在現(xiàn)實(shí)電力系統(tǒng)中,頻率在50 Hz附近輕微擺動(dòng),滿足電力系統(tǒng)頻率測(cè)量需求,過大的頻率設(shè)定范圍反而加重了計(jì)算量,無(wú)現(xiàn)實(shí)意義。若要提高頻率測(cè)量的精度,可采取減小頻率搜索間隔的方法,如用0.02 Hz、0.01 Hz代替0.1 Hz作為頻率搜索間隔,這樣的代價(jià)就是在較大程度上增大了計(jì)算量,且會(huì)占用更多的FPGA資源。

4 結(jié)束語(yǔ)

利用非線性最小二乘法尋求誤差最小值,可快速、準(zhǔn)確地對(duì)電力系統(tǒng)頻率進(jìn)行跟蹤,該算法能較大程度上消除諧波分量對(duì)跟蹤結(jié)果的影響,且具有良好的抗噪性能,該算法復(fù)雜度較低,通過對(duì)參數(shù)的設(shè)定,可較好地解決計(jì)算量大的問題,并可滿足對(duì)電力系統(tǒng)頻率在線實(shí)時(shí)跟蹤的要求。

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Nonlinear Least Squares Method of Power System Frequency Tracking

GAO Yinglong,WANG Xiaohua,LU Jin,ZHU Huaiyi

(College of Electrical and Information Engineering,Changsha University of Science and Technology,Changsha 410004,China)

Power system frequency is one of the most important parameters of power quality,the tracking measurement of frequency is the basis of the normal operation,adjustment and control of the electrical power system.The paper proposes a realization of frequency tracking algorithm which is based on the nonlinear least-square method,a detailed simulation has been done for a variety of signal model,and use FPGA to realize the algorithm,the design is completed in the Cyclone III series chip EP3C80F780C8,frequency of using 50 MHz,the results show that the system has the characteristics of simple design,high reliability,good effect of the frequency tracking,etc,It has a good practical value.

frequency tracking;nonlinear least squares;FPGA

2014- 03- 14

高穎龍(1988—),男,碩士研究生。研究方向:信號(hào)處理與通信。E-mail:307316818@qq.com。王小華(1966—),男,教授,碩士生導(dǎo)師。研究方向:神經(jīng)網(wǎng)絡(luò),數(shù)字信號(hào)處理,電力系統(tǒng)諧波分析等。盧進(jìn)(1990—),男,碩士研究生。研究方向:信號(hào)檢測(cè)與處理,現(xiàn)代電子設(shè)計(jì)。朱懷毅(1991—),男,碩士研究生。研究方向:信號(hào)檢測(cè)與處理。

10.16180/j.cnki.issn1007-7820.2015.04.010

TM935

A

1007-7820(2015)04-034-04