SoC芯片版圖的設(shè)計與驗證

任俊香

摘 要：為了進一步提高SoC版圖設(shè)計的科學(xué)性和可靠性，引入微控制單元MCU。通過闡釋ScC和MCU的含義，結(jié)合SoC設(shè)計思想，闡述了基于MCU的SoC芯片版圖設(shè)計與驗證的要素，并從SoC芯片系統(tǒng)的功能出發(fā)，采用硬件與軟件相結(jié)合的方式，詳細分析了基于MCU的SoC芯片版圖。

關(guān)鍵詞：SoC；MCU；版圖設(shè)計；版圖驗證

中圖分類號：TN402 文獻標識碼：A DOI：10.15913/j.cnki.kjycx.2015.19.036

在當前科技、經(jīng)濟迅速發(fā)展的背景下，集成電路的制造工藝也得到了迅猛發(fā)展。作為現(xiàn)階段集成電路設(shè)計的一項關(guān)鍵技術(shù)，SoC設(shè)計不僅在蘋果、三星手機等移動終端設(shè)備方面具有良好的應(yīng)用，還被廣泛應(yīng)用在便攜式無人機等操作設(shè)備領(lǐng)域。

1 SoC與MCU概述

1.1 SoC與MCU的含義

通常，將SoC定義為系統(tǒng)級芯片，其既是一類產(chǎn)品，又是一種技術(shù)。簡單來說，它就是一類具有專用目標的集成電路，不僅包括了較為完整的系統(tǒng)，還嵌有相關(guān)軟件的全部內(nèi)容；而作為一項技術(shù)，其主要功能是實現(xiàn)從確定系統(tǒng)的整體功能開始，直到軟硬件的劃分和完成全部設(shè)計的整個過程。

微控制單元（MCU）又稱單片機，是將CPU的頻率和規(guī)格縮減，同時，將計數(shù)器、內(nèi)存、USB和A/D轉(zhuǎn)換等整合到同一個芯片上，從而形成芯片級計算機，以達到對不同應(yīng)用場合作出不同組合控制的目的。

1.2 SoC的設(shè)計思想

SoC的設(shè)計思想主要為固件集成。對于SoC而言，使用該項技術(shù)設(shè)計電子系統(tǒng)的基本思想為幫助全系統(tǒng)實現(xiàn)固件集成，用戶可根據(jù)具體的需要選擇和改進各部分模塊與嵌入結(jié)構(gòu)，從而實現(xiàn)對固件特性的充分優(yōu)化；同時，也無需花費過多時間熟悉定制電路的開發(fā)技術(shù)，使實際所設(shè)計出的系統(tǒng)更加接近理想系統(tǒng)。下面主要對基于MCU的SoC版圖進行設(shè)計。

2 SoC版圖設(shè)計

2.1 版圖設(shè)計的基礎(chǔ)環(huán)境

在基礎(chǔ)環(huán)境方面對SoC芯片版圖的制造要求是能夠在實現(xiàn)電路功能的同時，確保其具有低能耗和高性能特點。因此，需要采用相關(guān)器件和互聯(lián)技術(shù)來設(shè)計模擬版圖。設(shè)計器件主要包括MOS管、電阻、電容、三極管、二極管和電感等。MOS管包括NWELL、PIMP、NIMP、DIFF、POLY、M1和CONT等層次，電阻與電容通過計算公式得出，設(shè)計互聯(lián)技術(shù)上的金屬連線與通孔、過孔設(shè)計采用CMOS N阱1P4M的典型設(shè)計工藝。在軟件設(shè)計方面，選用專業(yè)版圖編輯器virtuoso對版圖進行編輯。除了MOS中涉及到的相關(guān)內(nèi)容外，還包括了Library manager、cell建立、版圖層次顯示、電路圖顯示、版圖顯示、端口和移動窗口等設(shè)計組成部分。

2.2 版圖設(shè)計的準備工作

新的版圖開始前，需熟悉設(shè)計規(guī)則，明確項目工藝和各種驗證文件，并提前與電路工程師溝通，對電路作基本的了解，明確電路中需特別處理的地方，例如MOS管、電阻、電容、三極管的匹配，敏感信號的屏蔽，模數(shù)之間的隔離等。

2.3 平面規(guī)劃與電源網(wǎng)絡(luò)的設(shè)計

對現(xiàn)階段市場上的SoC芯片類型進行分析可知，數(shù)?；旌闲酒钱斍皯?yīng)用最廣泛的SoC芯片。規(guī)劃數(shù)?；旌闲酒钠矫嫘枳⒁馊缦聝牲c：①采取數(shù)字與模擬分開放置的方式進行（防止互相干擾）。②規(guī)劃相關(guān)平面時，要深入研究各數(shù)據(jù)與模擬單元本身的尺寸、標準單元面積和引腳排列方式，從而確保SoC芯片板塊的各個單元能夠被良好整合。例如，電源條通常采用較寬的寬度和間距，對于數(shù)字單元環(huán)，其與ADC之間的距離至少要在30 ?m以上。

科學(xué)、合理設(shè)計電源網(wǎng)絡(luò)是SoC芯片版圖設(shè)計成功的關(guān)鍵。電源網(wǎng)絡(luò)設(shè)計不合理，不僅會增加芯片面積，造成布線擁塞，還可能引入不必要的電源噪聲。通過引入功耗分析軟件Astro-Rail對數(shù)字部分的功耗進行分析，得出需要將該部分的功耗控制在38 MW左右。電源環(huán)寬度（W）方面，可利用W=（Itotal/4）/Idesn對其進行粗略估計，同時留出20 ?m的余量。另外，芯片模擬部分根據(jù)芯片各部分功耗分析，8路ADC功耗約為1 MW，看門狗功耗大約為0.2 MW，12個模擬IO的功耗約為0.8 MW。由于模擬部分需要單獨供電，所以需要另外加入一對模擬電源。

3 SoC版圖驗證

3.1 時序驗證與等效驗證

驗證SoC版圖主要采用靜態(tài)時序分析法。借助Prime Time工具檢查系統(tǒng)電路和設(shè)計對象中全部時序的路徑，確保SoC芯片工作的覆蓋率為100%.此外，利用計生參數(shù)提取解決方案獲取較為詳盡的SoC芯片內(nèi)部結(jié)構(gòu)設(shè)計的網(wǎng)絡(luò)數(shù)據(jù)，在精確計算連線延遲與器件負載的基礎(chǔ)上，達到精確分析SoC版圖時序的目的。SoC處于正常工作時，設(shè)置其位置情況，即set_case_analysis0[get_ports test_mode]，確定SoC正常工作的維持時間與下次工作建立所需時間，在系列分析結(jié)束后，通過Star-RCXT獲取其正常工作維持時間和最短建立時間，分別為0.216 6 ns和0.235 8 ns。根據(jù)LED數(shù)據(jù)顯示，確定時序要求的滿足情況。

所謂“等效驗證”，是指在前端綜合生成的網(wǎng)表中將參考設(shè)計方法納入其中，將設(shè)計的實現(xiàn)歸納為模擬版圖完成之后輸出的網(wǎng)表。對比兩個網(wǎng)表，確保在SoC芯片版圖設(shè)計的全過程中，版圖電路邏輯功能不會發(fā)生改變。版圖驗證工作最常用的工具是Formality。開啟Formality后，逐一進行參考設(shè)計的導(dǎo)入、實現(xiàn)設(shè)計的導(dǎo)入、設(shè)計的執(zhí)行、匹配點的比較和驗證結(jié)果的分析與調(diào)試等相關(guān)工作，為工作人員判斷SoC版圖驗證結(jié)果的準確性提供便利。

3.2 物理驗證

物理驗證的主要目的是檢查版圖設(shè)計中因設(shè)計不合理或人為操作失誤等可能導(dǎo)致的短路和斷路等故障情況。Calibre是版圖物理驗證的基本工具，可嵌入到Virtuoso等版圖編輯軟件中，操作簡單，且能夠與版圖設(shè)計工具交互修改，有效控制違反設(shè)計規(guī)則的部分。

4 結(jié)束語

本文研究了SoC芯片模擬版圖的設(shè)計與驗證，闡述了設(shè)計實施過程中所遇到問題，并提出了相應(yīng)的解決方法。在版圖驗證方面，通過時序驗證、等效驗證與物理驗證三個方面予以了解答。

參考文獻

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〔編輯：王霞〕

Design and Verification of SoC Chip Layout

Ren Junxiang

Abstract： In order to further improve the scientific and reliability of SoC layout design， the micro control unit MCU is introduced. Through explaining the meaning of ScC and MCU， this paper expounds the elements of layout design and verification of SoC chip based on MCU， and analyzes the function of SoC chip system， and analyzes the layout of SoC chip based on MCU.

Key words： SoC； MCU； layout design； layout verification

文章編號：2095-6835（2015）19-0037-02