一種環(huán)形網(wǎng)絡(luò)的可擴(kuò)展流水仲裁器設(shè)計(jì)

任秀江等

摘要：對(duì)環(huán)形網(wǎng)絡(luò)的仲裁器結(jié)構(gòu)進(jìn)行研究，提出了一種可擴(kuò)展流水仲裁器結(jié)構(gòu)，能夠同時(shí)完成通信緩沖和通信鏈路的分配.對(duì)14個(gè)通信節(jié)點(diǎn)互連進(jìn)行了建模模擬，各節(jié)點(diǎn)命中數(shù)量差值小于5%，該結(jié)構(gòu)仲裁器具有較好的仲裁公平性；然后采用Chartered 65 nm工藝對(duì)RTL設(shè)計(jì)進(jìn)行了時(shí)序綜合實(shí)驗(yàn)，關(guān)鍵通路延遲比同等規(guī)模的全交叉開關(guān)結(jié)構(gòu)降低36.8%；同時(shí)該仲裁結(jié)構(gòu)中的仲裁核心邏輯時(shí)序受互連規(guī)模變化影響較小，具有一定的可擴(kuò)展性.

關(guān)鍵詞：仲裁器；片上互連；環(huán)形網(wǎng)絡(luò)；可擴(kuò)展設(shè)計(jì)

中圖分類號(hào)：TP302 文獻(xiàn)標(biāo)識(shí)碼：A

A Scalable Pipelined Arbiter Design for Ring Bus

REN Xiujiang， SHI Jingjing，XIE Xianghui

（Jiangnan Institute of Computing Technology， Wuxi，Jiangsu214083， China）

Abstract： The arbiter architecture of the ring bus was studied， and a novel extensible pipelined design was proposed， which can allocate the communication buffers and links simultaneously. Three characteristics have been found in the proposed design. Firstly， the arbiter is fair for each node， only with a 5% difference of the hit number. The communicated nodes were found in the simulation when the arbiter in an interconnect system was modeled with 14 nodes. Secondly， compared with the crossbar design， the worst time delay of our synthesis RTL design with Chartered 65 nm Technology was reduced by 36.8%. Furthermore， as the number of the nodes has less effect on the key circuit， the arbiter has certain scalability.

Key words：arbiter； interconnect； ring；extensible design

隨著微處理器體系結(jié)構(gòu)的發(fā)展和VLSI工藝水平的持續(xù)進(jìn)步，設(shè)計(jì)人員可以將更多的功能模塊集成到單個(gè)芯片中，多核結(jié)構(gòu)已經(jīng)成為微處理器發(fā)展的方向.與傳統(tǒng)的單核處理器相比，多核系統(tǒng)的片上通信機(jī)制變得更加復(fù)雜，對(duì)片上互連結(jié)構(gòu)的要求也越來越高；另一方面，隨著工藝的不斷進(jìn)步和片上芯片數(shù)量的不斷擴(kuò)大，片上通信的線延遲正逐漸成為片上互連設(shè)計(jì)實(shí)現(xiàn)時(shí)需要考慮的重要因素.

片上網(wǎng)絡(luò)技術(shù)[1-3]能夠提供靈活擴(kuò)展的互連架構(gòu)，但額外的路由器設(shè)計(jì)不僅引入了新的功耗和面積開銷[4-6]，路由算法、通信協(xié)議等設(shè)計(jì)更大大增加了片上互連的設(shè)計(jì)復(fù)雜度[7]，尤其在片上通信節(jié)點(diǎn)數(shù)有限的芯片中，片上網(wǎng)絡(luò)設(shè)計(jì)的性價(jià)比不高.傳統(tǒng)的互連結(jié)構(gòu)，如基于總線的結(jié)構(gòu)或者全交叉開關(guān)結(jié)構(gòu)，具有結(jié)構(gòu)簡單、易實(shí)現(xiàn)的特點(diǎn)，但可擴(kuò)展性受限.環(huán)形網(wǎng)絡(luò)是一種改進(jìn)的多段總線互連結(jié)構(gòu)，分段的互連線結(jié)構(gòu)易于高頻實(shí)現(xiàn)和互連規(guī)模的擴(kuò)大，仲裁器設(shè)計(jì)對(duì)發(fā)揮環(huán)形網(wǎng)絡(luò)的可擴(kuò)展性具有重要影響.

本文對(duì)環(huán)形網(wǎng)絡(luò)的仲裁器結(jié)構(gòu)進(jìn)行研究，提出了一種阻塞式可擴(kuò)展流水仲裁器結(jié)構(gòu)，能夠較為公平地完成請(qǐng)求仲裁和鏈路分配，并且仲裁核心的邏輯長度受網(wǎng)絡(luò)規(guī)模影響小，能夠應(yīng)用于不同通信節(jié)點(diǎn)數(shù)量的環(huán)形網(wǎng)絡(luò)設(shè)計(jì)中，具有一定的可擴(kuò)展性.

1相關(guān)研究

1.1環(huán)形網(wǎng)絡(luò)互連結(jié)構(gòu)

早期的片上互連結(jié)構(gòu)中通信節(jié)點(diǎn)之間由物理介質(zhì)直接互連，通信數(shù)據(jù)直接在源、目的之間傳輸，沒有通過第三方設(shè)備.這種基于直接連接的互連結(jié)構(gòu)具有結(jié)構(gòu)簡單、易于實(shí)現(xiàn)的特點(diǎn).比較有代表性結(jié)構(gòu)有總線結(jié)構(gòu)、交叉開關(guān)結(jié)構(gòu).

總線是應(yīng)用最早、最傳統(tǒng)的互連結(jié)構(gòu)，如：ARM的AMBA[8]，IBM的CoreConnect[9]，Silicore的Wishbone，均為總線結(jié)構(gòu).總線結(jié)構(gòu)中所有設(shè)備共享物理介質(zhì)，因此無法在同一時(shí)刻支持一對(duì)以上設(shè)備通信，通信帶寬受限；并且隨著片上通信距離的增大，全局連線延遲往往可以達(dá)到若干個(gè)時(shí)鐘周期，對(duì)總線結(jié)構(gòu)直接的影響是傳輸效率的進(jìn)一步降低.

交叉開關(guān)（Crossbar）是在總線之后發(fā)展起來的常用互連結(jié)構(gòu)[10]，國內(nèi)外多款多核處理器中均采用交叉開關(guān)結(jié)構(gòu)互連，如：Sun公司的UltraSPARC多核處理器[11]、IBM公司POWER系列多核處理器[12].交叉開關(guān)在每一對(duì)通信節(jié)點(diǎn)間提供獨(dú)立的物理互連，能夠克服帶寬限制問題，可以實(shí)現(xiàn)盡可能多的并發(fā)通信，通信效率高.但交叉開關(guān)的連線資源開銷與節(jié)點(diǎn)數(shù)成比例增加，節(jié)點(diǎn)數(shù)增多會(huì)導(dǎo)致通信端口的連線數(shù)量劇增、線負(fù)載增大，不利于后端設(shè)計(jì)實(shí)現(xiàn)，不利于互連規(guī)模擴(kuò)展.

環(huán)形網(wǎng)絡(luò)中也是通過共用物理鏈路實(shí)現(xiàn)互連的，與總線結(jié)構(gòu)不同的是，通信節(jié)點(diǎn)將物理連線分成多段，段間有寄存器站臺(tái)隔開，有利于實(shí)現(xiàn)高頻設(shè)計(jì).不重合的段與段之間可以獨(dú)立使用，能夠提供較高的聚合通信帶寬.環(huán)形網(wǎng)絡(luò)中連線規(guī)整，易于同時(shí)實(shí)現(xiàn)多套物理連線，降低片上通信的沖突性.例如，IBM研制的CELL處理器[13]中實(shí)現(xiàn)了4套環(huán)形網(wǎng)絡(luò)來降低通信沖突、提高聚合通信帶寬.設(shè)置不同方向的環(huán)形網(wǎng)絡(luò)，可以將網(wǎng)絡(luò)直徑減少為網(wǎng)絡(luò)規(guī)模的一半.