基于串行法的新型EDA優(yōu)化技術(shù)的研究

趙建飛+段新文+張福祥

摘 要： EDA代表了當(dāng)今電子設(shè)計(jì)技巧的最新發(fā)展方向，利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開端設(shè)計(jì)電子系統(tǒng)，大批工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的全部過程在計(jì)算機(jī)上主動(dòng)處理完成。但EDA技術(shù)在優(yōu)化方式上，卻存在著一定的弱勢(shì)，因此提出串行法新型優(yōu)化方式，把耗用資源巨大、單時(shí)鐘周期內(nèi)完成的并行執(zhí)行的邏輯塊分割開，提取出相同的邏輯模塊，在時(shí)間上復(fù)用該模塊，用多個(gè)時(shí)鐘完成相同的功能，從而在一定程度上解決EDA技術(shù)優(yōu)化不足的問題。

關(guān)鍵詞： 電子設(shè)計(jì)自動(dòng)化； 優(yōu)化技術(shù)； 串行化； 生產(chǎn)電路

中圖分類號(hào)： TN702.2?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）15?0110?02

Research on new EDA optimized technique based on serial method

ZHAO Jianfei1， DUAN Xinwen1， ZHANG Fuxiang2

（1. Department of Physics， Qinghai Normal University， Xining 810008， China； 2. Unit 93987 of PLA， Xining 810000， China）

Abstract： EDA represents the latest development trend of electronic design techniques in nowadays. By using EDA tools， electronic designers can design electronic system from concept， algorithms and protocols. A large number of work can be done by computer. The entire process of electronic products from circuit design and performance analysis to design IC layout or PCB layout can be done by computer automatically. Since EDA technique has some weakness in optimized mode， the new serial optimization method is proposed. The logic block with large resource consumption completed and executed in single clock period is segmented to extract the same logic modules. The modules are multiplexed in time. Multi?clock are applied to completing the same function， therefor the problem of EDA technique optimized insufficient can be solved to some extent.

Keywords： EDA； optimized technique； serialization； generation circuit

EDA（Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化）是20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。本文將會(huì)引入一種新型的串行優(yōu)化方式，從而可以使通過EDA工具進(jìn)行的電子設(shè)計(jì)在一定程度上占用的芯片面積更小，速度更快。

1 未優(yōu)化代碼分析[1]

1.1 部分代碼

未優(yōu)化代碼如下：

entity pmultadd is

port （clk ： in std_logic；

a0，a1，a2，a3： in std_logic_vector （7 downto 0） ；

b0，b1，b2，b3： in std_logic_vector （7 downto 0） ；

yout： out std_logic_vector （ 15 downto 0）） ；

end pmultadd ；

architecture a of pmultadd is

begin

process （clk ） begin

if clk′event and clk=′1′ then

yout <= a0*b0+a1*b1+a2*b2+a3*b3 ；

end if ；

end process ；

end a ；

1.2 生產(chǎn)電路

生產(chǎn)電路結(jié)構(gòu)圖如圖1所示。

圖1 生產(chǎn)電路結(jié)構(gòu)圖（一）

綜合結(jié)果：適配至EPF10K20TC144?4使用了750個(gè)邏輯單元，資源占用率為65%。

1.3 仿真結(jié)果

仿真結(jié)果示意圖如圖2所示。

圖2 仿真結(jié)果示意圖（一）

2 優(yōu)化代碼分析

2.1 部分代碼

優(yōu)化代碼分析如下：

entity smultadd is

port （clk，start ： in std_logic；

a0，a1，a2，a3： in std_logic_vector （7 downto 0）；

b0，b1，b2，b3： in std_logic_vector （7 downto 0）；

yout： out std_logic_vector （15 downto 0））；

end smultadd ；

architecture a of smultadd is

signal cnt： std_logic_vector （2 downto 0）；

signal tmpa，tmpb： std_logic_vector （7 downto 0）；

signal tmp，ytmp： std_logic_vector （15 downto 0）；

begin

tmpa <= a0 when cnt=0 else

a1 when cnt=1 else

a2 when cnt=2 else

a3 when cnt=3 else

a0；

tmpb <= b0 when cnt=0 else

b1 when cnt=1 else

b2 when cnt=2 else

b3 when cnt=3 else

b0；

tmp <= tmpa*tmpb；

process （clk）

begin

if clk′event and clk=′1′ then

if start=′1′ then cnt<= "000"； ytmp <= （others=>′0′）；

elsif cnt<4 then cnt<=cnt+1； ytmp<=ytmp+tmp；

elsif cnt=4 then yout<=ytmp；

end if；

end if；

end process；

end a；

2.2 生產(chǎn)電路

生產(chǎn)電路結(jié)構(gòu)圖如圖3所示。

綜合結(jié)果：適配至EPF10K20TC144?4使用了291個(gè)邏輯單元，資源占用率為25%。

圖3 生產(chǎn)電路結(jié)構(gòu)圖（二）

2.3 仿真結(jié)果

仿真結(jié)果示意圖如圖4所示。

圖4 仿真結(jié)果示意圖（二）

3 結(jié) 論

由上述分析可以看出，通過新型的串行化的優(yōu)化方式，可以很大程度上提高芯片面積的使用效率，如：未優(yōu)化時(shí)，適配至EPF10K20TC144?4使用了750個(gè)邏輯單元，資源占用率為65%；而優(yōu)化以后，適配至EPF10K20TC144?4使用了291個(gè)邏輯單元，資源占用率為25%；顯而易見，通過串行化的方式進(jìn)行優(yōu)化，只使用了原芯片使用面積的38.8%，優(yōu)化效果非常好。隨著時(shí)鐘頻率的不斷提高，串行化優(yōu)化帶來的硬件運(yùn)行速度在一定程度上的降低的問題，也將會(huì)被解決，因此，串行優(yōu)化方式將會(huì)成為未來一種非常有實(shí)際意義的新型優(yōu)化方式。

參考文獻(xiàn)

[1] 譚會(huì)生，張昌凡.EDA技術(shù)及應(yīng)用[M].蘇州：蘇州大學(xué)出版社，2001.

[2] 潘松，黃繼業(yè).EDA技術(shù)使用教程[M].北京：科學(xué)出版社，2002.

[3] 王鎖萍.電子設(shè)計(jì)自動(dòng)化（EDA）教程[M].成都：電子科技大學(xué)出版社，2000.

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[5] Alde Inc.. VHDL language reference guide [R]. Nevada： Alde Inc.， 1999.

[6] 唐穎.EDA技術(shù)與單片機(jī)系統(tǒng)[J].現(xiàn)代電子技術(shù)，2001，24（3）：31?32.