基于邊界掃描技術的裝備電路可測性設計

許四毛，鄧小鵬

（電子工程學院，合肥 230037）

基于邊界掃描技術的裝備電路可測性設計

許四毛，鄧小鵬

（電子工程學院，合肥 230037）

隨著裝備中基于復雜數(shù)字電路的嵌入式系統(tǒng)應用越來越廣泛,裝備中電路系統(tǒng)的可測性設計（DFT）已成為裝備可測試性設計的重要內(nèi)容。IEEE 1149.1作為一種標準化的電路可測性設計方法,彌補了傳統(tǒng)電路測試方法存在的缺陷，為復雜的互連電路提供了一種非入侵的測試手段。首先簡述了可測試性設計和邊界掃描測試技術的基本原理，并從邊界掃描測試鏈設計、提高測試覆蓋率和優(yōu)化電路網(wǎng)絡幾個方面，分別提出了幾種裝備電子系統(tǒng)的電路可測試性設計的具體方法。

邊界掃描技術，可測試性設計，JTAG接口，互連電路網(wǎng)絡

0 引言

器件封裝的小型化、表面貼裝（SMT）技術，特別是BGA等球形封裝技術的廣泛應用，現(xiàn)代裝備中的電子系統(tǒng)使用越來越多的高密度器件和多層印制板技術，使得其電路節(jié)點的物理可訪問性逐步減低，借助于傳統(tǒng)的針床在線測試（ICT）技術使用的局限性日益增大。為滿足現(xiàn)代裝備中電子系統(tǒng)測試和故障診斷需求，進行可測性設計（Design-for-Testability，DFT）［1］已成為裝備電路系統(tǒng)設計不可或缺的重要組成部分?，F(xiàn)代裝備電子系統(tǒng)中大量JTAG兼容器件的應用，使得采用邊界掃描測試技術進行裝備電路系統(tǒng)的測試和故障診斷成為可能。IEEE 1149.1作為一種標準化的可測性設計方法，彌補了傳統(tǒng)電路測試技術的缺陷，為復雜互連電路提供了有效的測試手段［2］?；贗EEE 1149.1標準（又被稱為JTAG協(xié)議）制定的邊界掃描技術是對電路DFT的一個飛躍發(fā)展。邊界掃描技術的應用使得電路板上需要的測試節(jié)點數(shù)目減少，用于測試夾具的費用減少，比傳統(tǒng)的ICT測試節(jié)省了時間，縮短了產(chǎn)品推向市場的周期。

1 裝備電路系統(tǒng)可測試性技術

可測試性是系統(tǒng)和設備能及時、準確地確定其工作狀態(tài)（可工作、不可工作、工作性能下降）并隔離其內(nèi)部故障的一種設計特性?？蓽y試性是設備本身的一種設計特性，描述了測試信息獲取的難易程度的表征。一個產(chǎn)品的可測試性包括兩個方面的含義：一方面，是能通過外部控制激活產(chǎn)品狀態(tài)（通常為故障狀態(tài)）的特性，即可控性；另一方面，能通過控制將激活的故障狀態(tài)傳送到可觀測端口的特性，即可觀測性。同可靠性（reliability）一樣，可測試性也是裝備本身所固有的一種設計特性［3-6］。通過裝備電子系統(tǒng)的可測性設計研究，使武器系統(tǒng)全壽命周期費用大大降低。改善電子系統(tǒng)的可測試性設計是提高電子裝備性能、簡化維修保障工作和提高效費比的最有效途徑。

20世紀80年代中期，美國軍方相繼實施了綜合診斷研究計劃，并于 1993年 2月頒發(fā)MIL-STD-2165A《系統(tǒng)和設備的可測性大綱》。大綱將可測試性作為與可靠性及維修性等同的設計要求，并規(guī)定了可測試性分析、設計驗證的要求及實施方法。國內(nèi)裝備的可測性設計從20世紀80年代開始逐漸得到重視。1995年10月發(fā)布國軍標GJB2547-95《裝備測試性大綱》，但目前裝備可測試性問題仍然沒有得到很好地解決，甚至成為裝備保障過程中最為突出的問題。

裝備中電子系統(tǒng)的可測試性設計技術，大體可以分為如下3個發(fā)展階段：特定目標可測試性設計；基于掃描設計的結(jié)構(gòu)化設計；基于邊界掃描機制的標準化設計［7］。1990年，IEEE組織和JTAG組織共同推出了IEEE 1149.1邊界掃描標準，該標準已成為數(shù)字電路系統(tǒng)進行可測性設計的主流技術。采用邊界掃描測試技術進行DFT設計是數(shù)字電路系統(tǒng)DFT設計技術的一個飛躍發(fā)展，已成為電路系統(tǒng)的主要測試性設計技術之一。

2 邊界掃描測試技術的原理

邊界掃描技術是一種應用于數(shù)字集成電路器件的測試性結(jié)構(gòu)設計方法。所謂“邊界”是指測試電路被設置在集成電路器件功能邏輯電路的四周，位于靠近器件輸入、輸出引腳的邊界處。所謂“掃描”是指連接器件各輸入、輸出引腳的測試電路實際上是一個串行移位寄存器，這種串行移位寄存器被叫作“掃描路徑”，沿著這條路徑可輸入由“1”和“0”組成的各種編碼，對電路進行“掃描”式檢測，從輸出結(jié)果判斷其是否正確［8］。邊界掃描測試技術標準IEEE1149.1要求在集成電路中加入邊界掃描電路。在板級測試時，可以在模式選擇的控制下，構(gòu)成一條就集成電路邊界繞行的移位寄存器鏈，對板內(nèi)集成電路的所有引腳進行掃描，通過將測試數(shù)據(jù)串行輸入到該寄存器鏈的方法，檢查發(fā)現(xiàn)印刷電路板上的器件焊接故障和板內(nèi)連接故障，極大地方便了系統(tǒng)電路的調(diào)試。

邊界掃描測試機制是通過邊界掃描測試總線和設計在器件內(nèi)部的邊界掃描結(jié)構(gòu)實現(xiàn)的，如圖1所示。邊界掃描總線接口由4根（5根）測試總線構(gòu)成。主要完成測試向量輸入、測試響應向量輸出和測試控制功能。在器件內(nèi)部邊界掃描邏輯主要由TAP測試存取口（又稱JTAG接口）、TAP控制器和若干寄存器組成［9］。

IEEE1149.1標準中定義的JTAG接口為4線或5線端口：

TCK：測試時鐘輸入；

TMS：測試模式選擇；

TDI：測試數(shù)據(jù)輸入；

TDO：測試數(shù)據(jù)輸出；

TRST：測試復位（可選）。

由圖1所示的邊界掃描測試結(jié)構(gòu)可知，電路中各邊界掃描器件（又稱JTAG器件）互相串連，在電路中構(gòu)成邊界掃描測試鏈。在執(zhí)行邊界掃描測試時，由邊界掃描測試控制器（JTAG控制器）產(chǎn)生邊界掃描測試控制邏輯，JTAG器件中的TAP控制器接收邊界掃描測試控制邏輯，執(zhí)行相應的邊界掃描測試任務，并通過由TDI——TDO構(gòu)成的掃描數(shù)據(jù)鏈接收測試驅(qū)動數(shù)據(jù)和回傳測試響應數(shù)據(jù)。

圖1 邊界掃描測試電路結(jié)構(gòu)

為了降低測試時間，提高測試效率，在測試過程中需要通過測試計劃來規(guī)劃測試選項內(nèi)容。測試計劃通過裁剪測試鏈路長度、選擇被測器件及其測試次數(shù)等來提高測試效率或?qū)崿F(xiàn)個性化測試。當鏈路長度或測試器件數(shù)量及次數(shù)發(fā)生變化時，其要求的測試數(shù)據(jù)序列相應也發(fā)生變化。

3 基于邊界掃描的電路可測試性設計

由邊界掃描測試技術的基本原理可知，采用邊界掃描測試技術實現(xiàn)電路互聯(lián)測試的關鍵技術主要有：

（1）電路中邊界掃描測試電路（JTAG測試鏈）結(jié)構(gòu)完整、合理性；

（2）電路中的邊界掃描測試對器件的覆蓋率；

（3）邊界掃描測試鏈對電路網(wǎng)絡的覆蓋率；

要改善裝備中電路系統(tǒng)的DFT設計，就必須盡可能的提高電路中上述關鍵技術的指標。

3.1 完整、合理的邊界掃描測試鏈設計

完整的邊界掃描測試電路，需具備如下要素：

（1）提供符合IEEE1149.1標準的JTAG訪問控制接口；

（2）電路中包含遵循IEEE1149.1標準的BS器件；電路中的各BS器件通過邊界掃描測試總線形成JTAG測試鏈，BS器件在電路中構(gòu)成的測試鏈結(jié)構(gòu)可以是圖2～圖4的3種結(jié)構(gòu)之一［10］；

圖2 串聯(lián)JTAG測試鏈模式

圖3 串并混合測試鏈模式

圖4 并行測試鏈模式

（3）合理的JTAG鏈布局。確認所有的需要的TAP控制器正確布線，TAP信號線被優(yōu)化布局，不受其他信號線的干擾，與電源、地線網(wǎng)絡隔離，并確認系統(tǒng)的加電模式與IEEE1149.1的加電模式一致；

（4）盡可能小的邊界掃描測試總線信號線之間的相位差（特別是TCK和TMS）時TAP工作正常的關鍵點，這取決于JTAG接口信號線之間的布線長度差、緩沖器之間的延時差；

（5）邊界掃描測試總線的匹配設計。在JTAG鏈的終端，TCK信號線必須使用一個68 Ω的電阻和100 pF的電容與地線之間構(gòu)成終端匹配電路［11］。TDI和TMS需采用10 K電阻與電源之間形成上拉電路。TDO也需要通過10 K電阻與電源網(wǎng)絡形成上拉電路，與TJAG鏈中的最后一個設備采用22 Ω電阻進行串接。nTRST信號建議增加一個下拉電路，以避免浮動的輸入干擾（下拉阻值的選擇取決于電路的驅(qū)動能力以及JTAG’鏈中的JTAG兼容設備需要的驅(qū)動能力）。如圖5所示；

圖5 JTAG接口信號匹配設計

（6）多板集成測試鏈設計。當電路中使用子板時，JTAG測試鏈通路通過板間連接器連接子板，當子板可選時，需設計子板檢測邏輯來旁路子板的JTAG測試鏈路，如圖6所示；

圖6 可選子板旁路邏輯設計

（7）合理的JTAG接口總線緩沖驅(qū)動設計。對TAP主要信號進行緩沖驅(qū)動，可以減小信號噪聲、避免電阻不匹配并增加信號的扇出能力。在電路板的JTAG信號（TMS、TCK、TDI、nTRST）入口和信號（TDO）出口增加驅(qū)動電路，并且建議每隔4個～6個JTAG設備增加一個信號驅(qū)動電路，以提高信號的完整性。但切記增加信號驅(qū)動不能帶來信號相位差的增大。如圖7所示。

圖7 JTAG接口總線緩沖驅(qū)動設計

3.2 增加對邊界掃描測試鏈電路器件的覆蓋率設計

（1）盡可能使用遵循IEEE1149.1的JTAG兼容器件，且這些JTAG器件可以方便地獲取符合IEEE1149.1規(guī)范的BSDL文件，以提高邊界掃描測試覆蓋率；

（2）對于電路中的非JTAG器件，將非JTAG器件按功能進行邏輯簇設計，并采用JTAG兼容器件對一邏輯簇進行環(huán)繞處理，以實現(xiàn)對邏輯簇的輸入控制和輸出監(jiān)視，達到對簇內(nèi)有效節(jié)點的充分訪問，實現(xiàn)對邏輯簇盡可能全面的測試，邏輯簇測試電路的設計如圖5所示。如果必要，可增加JTAG兼容器件來增加對簇內(nèi)電路節(jié)點的訪問；

圖8 邏輯簇測試電路可測試性設計

（3）現(xiàn)代裝備的數(shù)字電路系統(tǒng)中，存在大量的可編程非JTAG器件，如各類存儲器、AD/DA轉(zhuǎn)換器件、可編程接口器件等。在進行電路可測試性設計時，需考慮通過JTAG器件實現(xiàn)對這些可編程非JTAG器件的所有必要引腳（數(shù)字IO引腳）的訪問，最好是通過單個JTAG器件實現(xiàn)，如圖9所示。

圖9 可編程非JTAG器件的可測試性設計

3.3 針對電路網(wǎng)絡的可測試性設計

（1）設計和利用JTAG器件的IO引腳，增加電路的測試覆蓋率。合理設計與JTAG器件IO引腳連接的非JTAG器件電路，使之構(gòu)成邏輯簇測試電路，利用JTAG器件的IO引腳對非JTAG器件構(gòu)成的電路進行邏輯簇測試。利用空閑的JTAG器件IO引腳對設計測試點，對電路中測試鏈不可達的獨立邏輯電路進行測試訪問；

（2）特殊邏輯信號的控制邏輯設計。當存在重要的電路板或者器件的控制信號（如RESET、電源開關、看門狗、關機等信號），需設計合理的電路邏輯，可通過JTAG測試邏輯實現(xiàn)對這些控制信號的設置；

（3）對于多元控制的信號，應設計JTAG測試邏輯，實現(xiàn)對多元信號驅(qū)動器輸出的獨立使能控制。對于電路中的雙向數(shù)據(jù)總線，應設計JTAG測試邏輯對數(shù)據(jù)總線的方向控制；

（4）對電路中需時鐘同步操作的非JTAG器件，需設計JTAG測試邏輯電路實現(xiàn)對時鐘的同步控制，例如對于電路系統(tǒng)中的SDRAM，若SDRAM加載一個自由運行時鐘，則無法實現(xiàn)對次SDRAM的邊界掃描測試，當SDRAM的時鐘可以由JTAG測試邏輯進行同步控制時，JTAG測試向量可建立與SDRAM的時鐘同步，便可實現(xiàn)對SDRAM的測試。如果一個JTAG器件（如CPLD或FPGA）可以在時鐘源和SDRAM間建立路由（ROUTE）或者提供時鐘緩沖（Clock Buffer），則可以大大提高覆蓋率，如圖10所示；

圖10 JTAG測試邏輯對時鐘同步控制設計

（5）對于不同工作電壓的器件，在進行電路DFT設計時，須考慮增加相應的電平轉(zhuǎn)換電路，以保證在整個邊界掃描測試鏈中的電平一致性。在設計掃描測試鏈時，將邏輯電平相同的JTAG芯片組成一段掃描鏈，不同邏輯電平組掃描鏈間增加電平裝換電路。在與JTAG控制器接口時，須保證TDI、TDO接口信號與JTAG控制器接口定義的邏輯電平一致。

4 結(jié)束語

基于IEEE 1149.1標準的邊界掃描測試技術在裝備故障檢測領域有著越來越廣泛的應用。本文提供的基于IEEE 1149.1標準的相關電路系統(tǒng)DFT設計方法，可以作為在裝備中的嵌入式系統(tǒng)電路研制中的DFT設計參考。當然，提高裝備電路系統(tǒng)的測試覆蓋率，不僅僅和電路自身的DFT設計有關，還與邊界掃描測試向量的生成算法、掃描鏈的沖突避免措施等密切相關。

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Research of DFT of Equipment Circuiton Boundary-scan Technology

XU Si-mao，DENG Xiao-peng
（Electronic Engineering Institute，Hefei 230037，China）

With the equipment of complex digital circuit based on embedded system application is more and more widely.The Design For Testability（DFT）of equipment circuit system has become the important content of equipment’s DFT.As a kind of circuit design for testability standardization method，IEEE1149.1 makes up for the defects of the traditional circuit testing method.It provides a means for non-invasion circuit testing method for complex interconnection circuit.This paper first introduces the basic principle of circuit design for testability and boundary scan technology.And，from the aspect of design of boundary scan chain，improving the testing coverage and optimization of interconnection circuit network，some specific measures of the design for testability of equipment circuit system is girve out.

boundary-scan technology，DFT，JTAG Interface，interconnection circuit network

TP39

A

1002-0640（2015）03-0159-04

2014-01-19

2014-03-21

許四毛（1974- ），男，安徽樅陽人，碩士研究生。研究方向：嵌入式系統(tǒng)。