基于FPGA的狄克型輻射計數(shù)據(jù)采集系統(tǒng)設(shè)計

蔡朋飛，趙 飛

（中國科學(xué)院空間科學(xué)與應(yīng)用研究中心微波遙感技術(shù)重點實驗室 北京 100190）

隨著微波遙感的日益廣泛應(yīng)用，對輻射測量技術(shù)也提出了越來越高的要求，目前國內(nèi)使用的微波輻射計大多是全功率型輻射計，這種輻射計具有較高的理論靈敏度，結(jié)構(gòu)也比較簡單，但由于接收機增益的波動，其實際靈敏度及工作穩(wěn)定性都比較差，而狄克型輻射計則克服了增益波動帶來的不良影響，提高了輻射計的實際靈敏度和測量精度[1]。

目前傳統(tǒng)狄克型輻射計的各項技術(shù)已經(jīng)比較成熟，它通過調(diào)制，同步解調(diào)和積分器實現(xiàn)零平衡進而抑制增益變化，然而它們的實現(xiàn)都是通過模擬電路來實現(xiàn)的，這樣就導(dǎo)致了傳統(tǒng)的狄克型輻射計時序精確性和準(zhǔn)確性不是很高，本文設(shè)計的基于FPGA的數(shù)據(jù)采集系統(tǒng)可將傳統(tǒng)的調(diào)制，同步解調(diào)和積分比較器改進為數(shù)字型，這樣就使得對輻射計的時序控制更加精確，系統(tǒng)也更加緊湊、小型化。

1 總體設(shè)計方案

本系統(tǒng)以型號為EP2C8Q208的FPGA芯片作為主要的控制單元，該芯片成本低、功耗低、且配置靈活，系統(tǒng)主要包括電源模塊、主芯片配置模塊、數(shù)據(jù)采集模塊、存儲模塊及NIOS II數(shù)據(jù)讀取與傳輸模塊，總的框圖如圖1所示。

圖1 系統(tǒng)總體框圖Fig.1 Verall block diagram of the system

2 硬件電路設(shè)計

硬件部分主要包括電源模塊、主芯片配置模塊、數(shù)據(jù)采集模塊、存儲模塊等組成。電源模塊主要有PTH12050、LT1764等芯片組成，系統(tǒng)上電后，由線性電源提供12 V電源，經(jīng)PTH12050后輸出5 V電壓，再經(jīng)LT1764后得到3.3 V電壓和1.2 V電壓，其中3.3 V電壓主要供數(shù)據(jù)采集模塊、存儲模塊、數(shù)據(jù)傳輸模塊、FPGA的IO口使用，1.2 V是FPGA的內(nèi)核電壓；數(shù)據(jù)采集模塊主要由AD7606組成，AD7606能最多采集八路信號，16位的分辨率，最大采樣率可達200 KSPS；存儲模塊主要由MT48LC16M16A2型SDRAM組成，最高時鐘頻率可達133 MHz，容量為256 M；數(shù)據(jù)傳輸模塊主要有串口傳輸模塊和網(wǎng)口傳輸模塊組成，串口采用max3232芯片，網(wǎng)口采用W5300芯片。

硬件系統(tǒng)的核心是在于FPGA中搭建的NIOS II軟核，它控制著外圍電路的正常工作，而外圍電路主要包括數(shù)據(jù)采集電路、數(shù)據(jù)緩存電路和上位機通信電路。數(shù)據(jù)采集電路包括ADC及ADC控制單元，本設(shè)計中為節(jié)省資源將AD7606設(shè)計成串行輸出，其設(shè)計原理圖如圖2所示，ADC的控制部分主要通過verilog HDL語言編寫的控制程序在FPGA中實現(xiàn)；數(shù)據(jù)緩存單元的存在是因為軟核與外設(shè)ADC的讀寫速度不一致造成的，數(shù)據(jù)緩存單元用來緩存AD控制單元送來的數(shù)據(jù)，該單元由一塊RAM組成，這塊RAM分為上下各半部分，當(dāng)上半部分存滿之后開始存儲下半部分，同時NIOS II軟核讀取上半部分，依次循環(huán)，這種結(jié)構(gòu)能保證數(shù)據(jù)連續(xù)采樣而不丟失[2]；上位機通信電路主要是串口電路和網(wǎng)口電路，系統(tǒng)采集的數(shù)據(jù)能通過串口或者網(wǎng)口傳至上位機。

3 軟件設(shè)計

3.1 FPGA邏輯設(shè)計

FPGA邏輯設(shè)計主要用來完成AD7606的控制、數(shù)據(jù)的緩存及自定義邏輯，系統(tǒng)上電后，AD控制部分控制AD7606的初始化及數(shù)據(jù)轉(zhuǎn)換，主要是控制CONVSTA、CONVSTB、CS、及RESET信號的時序，CONVSTA與CONVSTB是兩個通道的轉(zhuǎn)換開始信號，CS和RESET分別是片選和復(fù)位信號，當(dāng)各個控制信號滿足時序要求時，AD7606即能正常工作；同時AD控制部分將采得的數(shù)據(jù)寫入Ram中，當(dāng)Ram上半部分寫滿后會產(chǎn)生中斷來通知軟核讀取上半部分的數(shù)據(jù)，同時繼續(xù)將數(shù)據(jù)寫入下半部分，依次循環(huán)，其中Ram與軟核的通信是通過Avalon總線實現(xiàn)的，這中間需要自定義一個Avalon slave型的Ram讀組件，由于軟核只需要讀Ram中的數(shù)據(jù)而不需要對其進行寫操作，因此自定義組件只包含了讀地址和讀使能信號[3]，通過該組件即可實現(xiàn)軟核與Ram的正常通信。

3.2 C程序設(shè)計

該部分設(shè)計主要是針對NIOS II軟核的程序開發(fā)。NIOS II處理器的軟件開發(fā)環(huán)境IDE為開發(fā)者提供了低層設(shè)備驅(qū)動及豐富的標(biāo)準(zhǔn)庫資源，并在main函數(shù)之前自動完成系統(tǒng)和外設(shè)的初始化，因此開發(fā)者只需做好應(yīng)用程序的開發(fā)即可[4]，軟件流程圖如圖4所示。

圖2 AD7606電路圖Fig.2 Schematic of AD7606

初始化部分由NIOS II軟核自帶的驅(qū)動自動完成，在采集開始之前加上一PIO使之與CONVSTA信號相與來作為AD7606的開始采樣信號，在采樣開始后采得的數(shù)據(jù)會寫入到Ram中，進而產(chǎn)生中斷來將數(shù)據(jù)存入到SDRAM中并輸出。

3.2.1 中斷控制

在Ram控制中，當(dāng)Ram的上半部分或者下半部分寫滿時會產(chǎn)生中斷信號，該中斷信號與一個PIO信號相連接，通過控制與PIO相關(guān)聯(lián)的四個寄存器即可使NIOS II軟核響應(yīng)中斷來實時讀取Ram中的數(shù)據(jù)[5]。

圖3 軟件流程圖Fig.3 Flow diagram of software

NIOS II處理器在響應(yīng)中斷時需要調(diào)用相對應(yīng)的中斷服務(wù)函數(shù)，而NIOS II中的中斷服務(wù)函數(shù)有著特定的要求，每個中斷服務(wù)函數(shù)須經(jīng)注冊后才能生效[4]，以下為中斷服務(wù)函數(shù)。

3.2.2 RAM的讀取

NIOS II處理器讀取外設(shè)的信息時牽涉到地址對齊問題，而要讀取Ram中的信息需采用動態(tài)地址對齊方式，在動態(tài)地址對齊方式下，NIOS II處理器一次讀操作將連續(xù)讀取4個字節(jié)的數(shù)據(jù)，所以在編寫程序時偏移地址應(yīng)每次加4[6]，以下是讀取RAM的程序。

3.2.3 數(shù)據(jù)的傳輸

NIOS II處理器將讀取的數(shù)據(jù)存入SDRAM后可通過串口或者網(wǎng)口發(fā)到上位機上。網(wǎng)口的數(shù)據(jù)傳輸程序比較復(fù)雜，本文只介紹串口的數(shù)據(jù)傳輸，同其他外設(shè)，使用串口時也需先注冊串口中斷，然后再寫串口中斷服務(wù)函數(shù)。UART核內(nèi)有5個關(guān)鍵的寄存器，通過控制這5個寄存器即可有效控制串口的正常工作，并將采得的數(shù)據(jù)通過串口傳輸?shù)缴衔粰C[5]。

4 實驗結(jié)果與驗證

由于微波輻射計最后檢波輸出的信號頻率比較低，且用串口傳輸?shù)乃俾室脖容^低，所以程序中將AD7606的采樣率設(shè)置的比較低，為驗證系統(tǒng)性能，以5 K的采樣率對100 Hz的標(biāo)準(zhǔn)正弦波和方波進行了采樣，從采樣結(jié)果可以看出，無論是采樣幅度還是采樣精度都能滿足輻射計的要求。圖4是標(biāo)準(zhǔn)的正弦波采樣結(jié)果，圖5是標(biāo)準(zhǔn)方波采樣結(jié)果。

圖4 標(biāo)準(zhǔn)正弦波采樣結(jié)果Fig.4 Sampling results of standard sine wave

圖5 標(biāo)準(zhǔn)方波采樣結(jié)果Fig.5 Sampling results of standard square wave

5 結(jié) 論

文中設(shè)計的以FPGA為核心的數(shù)據(jù)采集系統(tǒng)，通過添加外設(shè)和自定義邏輯到NIOS II軟核實現(xiàn)了對系統(tǒng)的整體控制，而且設(shè)計比較靈活，易于實現(xiàn)，移植性也比較強。經(jīng)試驗驗證，該系統(tǒng)能夠很好的實現(xiàn)數(shù)據(jù)采集功能，能達到微波輻射計數(shù)據(jù)采集的要求。

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