功耗約束下的3D-SICs測試調(diào)度優(yōu)化算法

焦 鉻，李 浪，劉 輝，鄒 祎

(1.衡陽師范學(xué)院計(jì)算機(jī)科學(xué)系，湖南衡陽 421002；2.湖南交通工程學(xué)院電氣與信息工程系，湖南衡陽 421001)

?

功耗約束下的3D-SICs測試調(diào)度優(yōu)化算法

焦 鉻1，2，李 浪1，劉 輝1，鄒 祎1

(1.衡陽師范學(xué)院計(jì)算機(jī)科學(xué)系，湖南衡陽 421002；2.湖南交通工程學(xué)院電氣與信息工程系，湖南衡陽 421001)

提出了一種功耗約束下的三維堆疊集成電路(3D-SICs)測試調(diào)度優(yōu)化算法。該算法在功耗約束下，協(xié)同優(yōu)化了測試應(yīng)用時(shí)間、TAM總線帶寬和測試硬件開銷。通過采用ITC’02標(biāo)準(zhǔn)電路中的d695和p93791做應(yīng)用驗(yàn)證，結(jié)果表明該算法將測試應(yīng)用時(shí)間分別減少為91.25%和93.11%，證明算法能有效地減少測試應(yīng)用時(shí)間，降低測試成本。

功耗約束；三維堆疊集成電路；測試調(diào)度

0 引言

隨著以硅通孔技術(shù)(Through Silicon Via，TSV)為核心的3D芯片結(jié)構(gòu)的快速發(fā)展，對(duì)芯片的測試方法帶來了新的挑戰(zhàn)。三維堆疊集成電路比傳統(tǒng)非堆疊的二維集成電路對(duì)測試的要求更高、更復(fù)雜，需要特殊的測試訪問機(jī)制(Test Access Mechanism，TAM)，測試結(jié)構(gòu)不僅要支持單個(gè)芯片測試，還能實(shí)現(xiàn)對(duì)部分或全部堆疊集成電路進(jìn)行測試。三維堆疊集成電路測試的一個(gè)重要目標(biāo)就是降低芯片的測試時(shí)間，提高測試的經(jīng)濟(jì)性。

1 相關(guān)研究工作

進(jìn)入SoC(System on Chip)時(shí)代以后，SoC所需的測試驗(yàn)證費(fèi)用越來越高，已有很多研究者提出了許多方法來減少測試應(yīng)用時(shí)間(Test Application Time，TAT)。二維結(jié)構(gòu)下TAM設(shè)計(jì)、測試調(diào)度問題已有廣泛研究。文獻(xiàn)[1]使用ILP(整型線性規(guī)劃)模型對(duì)TAM帶寬的劃分和芯核分配進(jìn)行了優(yōu)化，減少了總體測試時(shí)間。文獻(xiàn)[2]提出了一種基于遺傳算法的SoC 測試調(diào)度方法，該方法對(duì)測試總線的劃分進(jìn)行優(yōu)化，合理調(diào)度，以實(shí)現(xiàn)各個(gè)芯核的并行測試，考慮了硬件開銷的情況下，有效地縮短了芯核的測試時(shí)間，但沒有優(yōu)化測試成本。文獻(xiàn)[3]提出了一種靈活TAM總線分配的SoC測試調(diào)度方法，將一個(gè) IP核靈活地分配多組測試總線，把IP核信息從寬度上進(jìn)行分割，采用交叉熵方法進(jìn)行求解，能有效地降低SoC的測試時(shí)間。

由于集成電路封裝成本高，3D-SICs測試包括綁定前測試(Pre-bond Test)、綁定后測試(Post-bond Test)和最終測試(Final Test)。綁定前測試是對(duì)每個(gè)晶片分別測試，而綁定后測試是對(duì)多個(gè)晶片堆疊后進(jìn)行測試，最終測試是對(duì)整個(gè)三維芯片系統(tǒng)封裝后進(jìn)行的系統(tǒng)測試。3D-SICs測試流程如圖1所示。

圖1 3D-SICs測試流程

同樣，也有很多學(xué)者提出了解決3D-SICs測試問題的方法。文獻(xiàn)[4]考慮測試調(diào)度中所需要的各種硬件開銷，但沒有優(yōu)化整體測試成本。文獻(xiàn)[5]提出了晶片級(jí)的外殼和三維測試結(jié)構(gòu)設(shè)計(jì)，進(jìn)行了綁定前和綁定后測試，但沒有考慮測試調(diào)度問題。文獻(xiàn)[6]提出了一種功耗約束下的測試調(diào)度優(yōu)化算法，該算法能有效地權(quán)衡測試應(yīng)用時(shí)間和硬件開銷。本文主要研究在功耗約束下，協(xié)同優(yōu)化測試應(yīng)用時(shí)間、TAM總線帶寬和測試硬件開銷，使測試應(yīng)用時(shí)間最少。

2 問題分析

2.1 測試結(jié)構(gòu)

圖2所示是一個(gè)基于核的3D SoC[7]，兩個(gè)硅層上分布了8塊芯核，共有3條TAM：TAM1連接芯核C1、核芯C2、核芯C4，TAM2連接芯核C5、核芯C6、核芯C8，TAM3連接芯核C3、核芯C7，TAM1和TAM2貫穿了兩個(gè)硅層。

圖2 3D SoC測試結(jié)構(gòu)示例

總測試時(shí)間：

T=Tpre+Tpost

式中：Tpre表示每個(gè)硅層綁定前的測試時(shí)間，即Layer1綁定前測試時(shí)間+ Layer2綁定前測試時(shí)間；Tpost表示芯片堆疊綁定后的測試時(shí)間。

假定用Ci(ti，TAMWi)表示芯核i使用的TAM帶寬(用TAMWi表示)和測試時(shí)間(用ti表示)的集合。假設(shè)8塊芯核使用的TAM帶寬和測試時(shí)間為：C1(4，8)、C2(7，4)、C3(5，4)、C4(8，6)、C5(5，6)、C6(5，6)、C7(7，4)、C8(10，6)。測試時(shí)間如圖3所示，綁定后的測試時(shí)間為20，從圖3可以看出很多空閑時(shí)間沒有得到有效利用。

圖3 3D SoC測試時(shí)間

2.2 TAM總線分配

按照Si=ti×TAMWi計(jì)算所有芯核的矩形面積，8塊芯核的面積如下：S1=32、S2=28、S3=20、S4=48、S5=30、S6=30、S7=28、S8=60。將矩形面積按TAM寬度作為第一主鍵降序、測試時(shí)間作為第二主鍵升序進(jìn)行排序，得到的面積序列如下：S1、S5、S6、S4、S8、S2、S7、S3，然后將所有芯核按矩形面積大小分成2個(gè)集合：一個(gè)大面積集合Smax={S1、S5、S6、S4、S8}，一個(gè)小面積集合Smin={S2、S7、S3}。將SoC測試調(diào)度抽象為裝箱問題，將所有矩形裝入具有固定寬度的箱子中，使得箱子的長度最小，即測試時(shí)間最小[3]。在實(shí)際使用TAM帶寬不大于測試總線帶寬TAMw_max的情況下，優(yōu)先選擇TAM寬度比較大和測試時(shí)間比較短的芯核，因?yàn)榇蟮男竞撕艽蟪潭壬嫌绊懣倻y試時(shí)間，如果大的芯核分配的TAM帶寬少，那么該芯核測試時(shí)間會(huì)延長，從而導(dǎo)致總測試時(shí)間延長。裝填的第一步按排好的順序選擇Smax集合中的芯核，能滿足最大的TAM的帶寬，達(dá)到最小的測試時(shí)間，在填充時(shí)盡量占角靠邊，使芯核放置得更整齊、緊湊；第二步按排好的順序選擇Smin集合中的芯核進(jìn)行裝填，小芯核本身TAM帶寬和測試時(shí)間比較小，可以更靈活地放置，優(yōu)化測試時(shí)間。8塊芯核按上述方法裝填后的效果如圖4所示，測試時(shí)間為17，從圖4可以看出該方法比圖3所示的方法減少了測試時(shí)間，并且還有富余的空間可供其他芯核使用，測試時(shí)間能夠得到很好的利用。該方法將TAM帶寬分配由傳統(tǒng)的連續(xù)固定分配變?yōu)楦鶕?jù)TAM寬度和測試時(shí)間來調(diào)度分配，在不增加測試硬件開銷的情況下，使得SoC內(nèi)部各芯核的測試調(diào)度更靈活。

圖4 SoC測試調(diào)度抽象為裝箱問題的調(diào)度

2.3 功耗約束

三維堆疊集成電路的測試需要對(duì)每個(gè)芯核進(jìn)行。減少TAT最主要的方法就是對(duì)盡可能多的芯核進(jìn)行并行測試，而并行測試會(huì)激活芯片中的各個(gè)功能模塊，會(huì)產(chǎn)生更高的功耗。測試模式下過高的功耗會(huì)影響電路的質(zhì)量和性能，甚至?xí)斐杀粶y電路失效[8]。最大峰值功耗是測試過程中產(chǎn)生的最大瞬時(shí)功耗值。如果電路超過最大峰值功耗，就可能會(huì)產(chǎn)生錯(cuò)誤甚至損壞。因此，本文設(shè)定的功耗約束條件定義如下：

(1)

式中：P(Ci)表示芯核Ci的測試功耗；n表示正在測試的芯核數(shù)；Ppeak_max表示最大瞬時(shí)功耗值。

3 算法描述

step 1：計(jì)算每塊芯核Ci(1≤i≤N)可接受的TAM寬度TAMWi；

step 2：計(jì)算每塊芯核Ci(1≤i≤N)的最小測試時(shí)間ti；

step 3：計(jì)算每塊芯核Ci(1≤i≤N)的面積Si=ti×TAMWi；

step 4：將Si按TAMWi作為第一主鍵降序，ti作為第二主鍵升序進(jìn)行排序，然后將所有芯核按面積大小分成2個(gè)集合Smax、Smin；

step 5：在實(shí)際使用的TAM帶寬不大于測試總線帶寬TAMw_max的情況下：

(1)當(dāng)Smax≠?，從Smax集合中按順序?qū)y試芯核根據(jù)式(1)判斷是否滿足功耗約束條件，是則進(jìn)行TAM分配，計(jì)算測試應(yīng)用時(shí)間，按裝箱問題進(jìn)行裝填，在填充時(shí)盡量占角靠邊，使芯核放置得更整齊、緊湊；否就從Smax中選擇下一個(gè)芯核。從Smax集合中刪除Si，從C集合中刪除Ci；

(2)當(dāng)Smin≠?，從Smin集合中按順序?qū)y試芯核根據(jù)式(1)判斷是否滿足功耗約束條件，是則進(jìn)行TAM分配，計(jì)算測試應(yīng)用時(shí)間；否就從Smin中選擇下一個(gè)芯核。從Smin集合中刪除Si，從C集合中刪除Ci。

step 6：在實(shí)際使用的TAM帶寬大于測試總線帶寬TAMw_max的情況下，沒有芯核能夠和已分配TAM帶寬的芯核進(jìn)行并行測試，待已測試芯核測試完后，返回step1，對(duì)余下的芯核重新分配TAM帶寬，再次搜索滿足條件的芯核進(jìn)行并行測試。

step 7：直到Smax=?并且Smin=?，所有芯核均被測試，計(jì)算TAT；否則返回step5。

4 實(shí)驗(yàn)結(jié)果及分析

為了驗(yàn)證本文采用方法的有效性，選用2片ITC’02基準(zhǔn)SoC進(jìn)行仿真實(shí)驗(yàn)，分別是p93791、d695。p93791是標(biāo)準(zhǔn)電路中規(guī)模最大的電路，包含32個(gè)核，其中有18個(gè)存儲(chǔ)器核，14個(gè)邏輯核，對(duì)電路測試的復(fù)雜度具有較強(qiáng)的代表性。d695包含8個(gè)時(shí)序電路及2個(gè)組合電路。本文算法采用MATLAB語言實(shí)現(xiàn)，實(shí)驗(yàn)用的計(jì)算機(jī)配置為聯(lián)想Y400系列，內(nèi)存為4 G，主頻為2.6 GHz，采用與文獻(xiàn)[3]相同的實(shí)驗(yàn)參數(shù)。表1的數(shù)據(jù)為在TAM帶寬分別為16、32、48、64情況下，本文算法在p93791、d695電路上分別得到的最優(yōu)TAT與文獻(xiàn)[9]、文獻(xiàn)[3]的對(duì)比。

表1 實(shí)驗(yàn)結(jié)果

從實(shí)驗(yàn)數(shù)據(jù)可以看出，本文提出的功耗約束下的TAM總線分配的測試調(diào)度算法在大多數(shù)情況下能夠得到更好的測試結(jié)果。將3種方法在4種不同的TAM帶寬下求得的最優(yōu)TAT相加，把本文算法同文獻(xiàn)[9]、文獻(xiàn)[3]進(jìn)行比較，相對(duì)文獻(xiàn)[9]，本文方法針對(duì)p93791電路測試應(yīng)用時(shí)間減少為91.25%，比文獻(xiàn)[3]對(duì)測試應(yīng)用時(shí)間的減少多4.28%；針對(duì)d695電路測試時(shí)間減少為93.11%，比文獻(xiàn)[3]對(duì)測試應(yīng)用時(shí)間的減少多2.41%。

5 結(jié)論

針對(duì)3D-SICs測試調(diào)度問題，提出了一種功耗約束下的測試調(diào)度優(yōu)化算法。該算法將測試調(diào)度在滿足功耗約束條件下抽象為裝箱問題，在裝填時(shí)綜合考慮TAM帶寬和測試時(shí)間，對(duì)盡可能多的芯核進(jìn)行并行測試。測試實(shí)驗(yàn)表明，該算法在不增加測試硬件開銷的情況下，能較好地優(yōu)化測試應(yīng)用時(shí)間。

[1] WU X,CHEN Y,CHAKRABARTY K,et al.Test access mechanism optimization for core-based three-dimensional SOCs.Proceedings of IEEE International Conference on Computer Design,2008:212-218.

[2] 雷加，方剛.一種基于遺傳算法的SoC測試調(diào)度方法.儀器儀表學(xué)報(bào)，2007，28(4)：15-17．

[3] 鄧立寶，俞洋，彭喜元.一種靈活TAM總線分配的SoC測試調(diào)度方法.儀器儀表學(xué)報(bào)，2011，6(32)：1238-1244.

[4] MARINISSEN E J,VERBREE J,KONIJNENBURG M.A structured and scalable test access architecture for TSV-based 3D stacked ICs.Proceedings of IEEE Very Large Scale Integration Test Symp,2010:269-274.

[5] CHEN P W,WU C W,KWAI D M.On chip TSV testing for 3D IC before bonding using sense amplification.Proceedings of Asian Test Symposium,2009:450-455.

[6] 王偉，林卓偉，陳田，等.功耗約束下的3D多核芯片芯核級(jí)測試調(diào)度算法.電子測量與儀器學(xué)報(bào)，2012，7(26)：591-596.

[7] LI J,LIN H,QIANG X.Test Architecture design and optimization for three-dimensional SoCs.Design,Automation & Test in Europe Conference & Exhibition,2009:220-225.

[8] 楊年宏.基于三維結(jié)構(gòu)的SoC低功耗測試技術(shù)研究：[學(xué)位論文].合肥： 合肥工業(yè)大學(xué)，2011.

[9] HARMANANI H M,FARAH R.Integrating wrapper design,TAM assignment,and test scheduling for SoC test optimization.Montreal,2008:148-152.

Test Scheduling Optimization Algorithm for 3D Stacked ICs Under Power Constrains

JIAO Ge1,2,LI Lang1,LIU Hui1,ZOU Yi1

(1.Department of Computer Science,Hengyang Normal University,Hengyang 421002,China; 2.Department of Electrical Information Engineering,Hunan Institute of Traffic Engineering,Hengyang 421001,China)

This paper presented a test scheduling optimization algorithm for 3D stacked ICs under power constrains,which optimized test application time,TAM bus bandwidth and hardware expenses collaboratively.Using d695 and p93791 of the benchmark circuits ITC’02 to verify,the experimental results show that the test application time is reduced to 91.25% and 93.11% respectively.It proves that the proposed algorithm can effectively reduce the test application time and the test cost.

power constrains;3D-SICs;test scheduling

湖南省科技廳科技計(jì)劃項(xiàng)目(2013FJ3077)；湖南省教育廳資助科研項(xiàng)目(12C1084)；衡陽市科技計(jì)劃項(xiàng)目(2012KJ31)；湖南省“十二五”重點(diǎn)建設(shè)學(xué)科資助項(xiàng)目(湘教發(fā)[2011]76號(hào))

2014-11-05 收修改稿日期：2014-11-28

TP391.7

A

1002-1841(2015)02-0091-03

焦鉻(1979—)，副教授，博士生，主要研究領(lǐng)域：嵌入式系統(tǒng)及應(yīng)用。E-Mail：jiaoge@126.com 李浪(1971—)，教授，博士，主要研究領(lǐng)域：嵌入式系統(tǒng)。 E-mail:lilang911@126.com