超低功耗集成電路技術(shù)研究

蔣鵬程

【摘要】 隨著集成電路和半導(dǎo)體技術(shù)的不斷發(fā)展，集成電路板越來越趨向于超大規(guī)模集成電路的發(fā)展，而功耗的測(cè)試已經(jīng)成為了集成芯片設(shè)計(jì)與測(cè)試過程中的主要測(cè)試對(duì)象，這就使得超大規(guī)模集成電路在功耗測(cè)試面前受到了功耗瓶頸的制約，影響了集成電路板向超大規(guī)?；陌l(fā)展。本文針對(duì)超低功耗集成電路的技術(shù)進(jìn)行研究。

【關(guān)鍵詞】 集成電路 超低功耗 技術(shù)研究

集成電路在不斷的發(fā)展過程中，其所具備的信息處理能力越來越高，然而集成電路板的功耗也在不斷增大，這就使得電子設(shè)備設(shè)計(jì)者在性能和功耗的選擇過程中往往只能進(jìn)行折中選擇，這些都制約了電子元件的納米化發(fā)展，制約了集成電路的超大規(guī)模發(fā)展。這種憤怒格式的超低功耗技術(shù)只是通過對(duì)技術(shù)的制約來實(shí)現(xiàn)低功耗，因此超低功耗技術(shù)成為了一種制約集成電路發(fā)展的技術(shù)難題。

一、現(xiàn)有的集成電路的超低功耗可測(cè)性技術(shù)

在集成電路的發(fā)展進(jìn)程中，超低功耗集成電路的實(shí)現(xiàn)是一項(xiàng)綜合工程，需要在材料、電路構(gòu)造及系統(tǒng)的功耗之間進(jìn)行選擇?？蓽y(cè)性技術(shù)所測(cè)試出的數(shù)據(jù)影響制約著集成電路的發(fā)展。但隨著集成電路在不斷發(fā)展過程中趨于形成超大規(guī)模集成電路結(jié)構(gòu)，這就導(dǎo)致在現(xiàn)有的測(cè)試技術(shù)中，超大規(guī)模的集成電路板容易過熱而導(dǎo)致電路板損壞?，F(xiàn)有的超低功耗可測(cè)性技術(shù)并不能滿足對(duì)現(xiàn)有芯片的測(cè)試，并不能有效地通過對(duì)日益復(fù)雜的集成電路進(jìn)行測(cè)試，因此在對(duì)超低功耗集成電路技術(shù)進(jìn)行研究的同時(shí)，還要把握現(xiàn)有的集成電路的超低功耗的可測(cè)性技術(shù)不斷革新，以擺脫現(xiàn)有測(cè)試技術(shù)對(duì)集成電路板發(fā)展的制約。

二、超低功耗集成電路研究發(fā)展方向

2.1 現(xiàn)有的超低功耗集成電路技術(shù)

在實(shí)際的操作過程，超低功耗集成電路是一項(xiàng)難以實(shí)現(xiàn)的綜合性較強(qiáng)的工程，需要考慮到集成電路的材料耗能與散熱，還要考慮到系統(tǒng)之間的耗能，卻是往往在性能和功耗之間進(jìn)行折中的選擇?，F(xiàn)有的超低功耗集成電路大多是基于CMOS硅基芯片技術(shù)，為了實(shí)現(xiàn)集成電路的耗能減少，CMOS技術(shù)是通過在在整體系統(tǒng)的實(shí)現(xiàn)設(shè)計(jì)，對(duì)結(jié)構(gòu)分布進(jìn)行優(yōu)化設(shè)計(jì)、通過對(duì)程序管理減少不必要的功耗，通過簡(jiǎn)化合理地電路結(jié)構(gòu)對(duì)CMOS器材、結(jié)構(gòu)空間、工藝技術(shù)間進(jìn)行立體的綜合優(yōu)化折中。在實(shí)際的應(yīng)用工程中，通過多核技術(shù)等結(jié)構(gòu)的應(yīng)用，達(dá)到降低電路集成的耗能，但是睡著電子原件的不斷更新?lián)Q代，使得現(xiàn)有的技術(shù)并不能達(dá)到性價(jià)比最優(yōu)的創(chuàng)收。

2.2 高新技術(shù)在超低功耗集成電路中的應(yīng)用

隨著電子元件的不斷向納米尺度發(fā)展，集成電路板的性能得到了質(zhì)的飛躍，但是集成電路芯片的耗能也變得日益夸張，因此在集成電路板的底層的邏輯存儲(chǔ)器件及相關(guān)專利技術(shù)、芯片內(nèi)部的局域之間的相互聯(lián)通和芯片間整體聯(lián)匯。通過有效的超低功耗的設(shè)計(jì)方法學(xué)理論，進(jìn)行合理的熱分布模型模擬預(yù)測(cè)，計(jì)算所收集的數(shù)據(jù)信息，這種操作流程成為超低耗解決方案中的不可或缺的部分。

現(xiàn)在的主要的超低功耗技術(shù)有，在集成電路的工作期間采用盡可能低的工作電壓，其中芯片的核電壓為0.85V，緩存電壓0.9V。通過電壓的有效控制能夠減少電路集成技術(shù)所運(yùn)行期間所造成的熱量散發(fā)，從而導(dǎo)致芯片過熱。對(duì)非工作核的實(shí)行休眠的柵控功耗技術(shù)，減少芯片的運(yùn)作所需要承受的功。通過動(dòng)態(tài)供電及頻率技術(shù)對(duì)集成電路芯片進(jìn)行有效的控制節(jié)能。為了實(shí)現(xiàn)超低功耗集成電路，需要從器材的合理結(jié)構(gòu)、對(duì)電路元件材料的選擇、空間上的合理分配等多個(gè)層次進(jìn)行努力。通過有效地手段減少芯片在運(yùn)作過程中所存在的電力損耗，從而降電能功耗在電路總功耗中所占的比例，這樣能夠?qū)⒓呻娐钒宓暮哪苡行У乜刂?。利用高新材料形成有效的多閥值CMOS/功率門控制技術(shù)，對(duì)動(dòng)態(tài)閥值進(jìn)行數(shù)據(jù)監(jiān)控，可以有效地減少無用的做功，有效地減少器件泄漏電流。通過對(duì)多門學(xué)科知識(shí)的應(yīng)用實(shí)踐及高新材料的實(shí)際應(yīng)用，能夠有效地進(jìn)行減少集成電路的功耗。

三、結(jié)語

綜上所述，在集成電路的發(fā)展進(jìn)程中，超低功耗集成電路的實(shí)現(xiàn)是一項(xiàng)綜合工程，需要在材料、電路構(gòu)造及系統(tǒng)的功耗之間進(jìn)行選擇，但往往在性能和耗能之間做出折中選擇，這就導(dǎo)致了集成電路的利用不能達(dá)到最大。隨著高新技術(shù)和材料的應(yīng)用，有效地控制住了無用電流做功的損耗，但該項(xiàng)技術(shù)尚不成熟，并沒有得到廣泛應(yīng)用。因此在超低功耗集成電路的技術(shù)研究過程中還有很長(zhǎng)的路要走。