王毅男 林 偉

(上海應用技術學院電氣與電子工程學院，上海 201418)

數(shù)字梯形成形濾波器的模塊化設計

王毅男 林 偉

(上海應用技術學院電氣與電子工程學院，上海 201418)

針對數(shù)字梯形成形濾波器在數(shù)字化多道脈沖分析儀中的應用，給出其z變換方法的推導過程，并通過傅里葉變換討論其濾波功能。從實際應用出發(fā)，對梯形成形濾波器進行模塊化設計，使設計更有利于可編程邏輯器件的實現(xiàn)，可以簡單靈活地調(diào)節(jié)梯形形狀以適應不同的工作環(huán)境。利用Matlab軟件對設計進行原理仿真，驗證了模塊化設計的正確性，并通過加入高斯白噪聲的方法討論其濾波特性。使用FPGA配合嵌入式邏輯分析儀給出梯形成形濾波器的硬件實現(xiàn)及仿真，驗證了系統(tǒng)設計的正確性。

梯形成形 數(shù)字化濾波 多道脈沖幅度分析儀 延遲可調(diào) FPGA

0 引言

20世紀90年代，基于數(shù)字信號處理技術，提出了新的核脈沖能譜分析技術。數(shù)字電路技術的最大優(yōu)點是靈活性，它可以綜合成各種濾波器，使系統(tǒng)達到更高的信噪比，獲得更好的能量分辨率，這些優(yōu)點也是模擬電路難以實現(xiàn)的，甚至不可能實現(xiàn)的[1-2]。

多道脈沖幅度分析器是通過測量核輻射探測器輸出的電脈沖信號來獲取核輻射信息，該信號具有較快的上升沿，有豐富的高頻成分。由于前端電路的噪聲影響和數(shù)模轉(zhuǎn)換器采樣頻率的限制，不可能采集到每個脈沖信號的最大幅值[3-4]，因此在高精度要求下，“直接數(shù)據(jù)采集法”是不可行的，而梯形成形算法可以彌補這個不足。梯形成形濾波器是將輸入的下降沿衰減的指數(shù)信號成形為梯形脈沖信號輸出。已有研究證明，當只考慮電壓和電流噪聲，探測器收集電荷的時間不為零時，梯形成形濾波器是最優(yōu)濾波器，并且非常適合用數(shù)字方法實現(xiàn)[5]。

為提高梯形成形算法的實用性，本文對算法進行模塊化設計，從更適合可編程邏輯器件實現(xiàn)的角度出發(fā)，完成梯形成形濾波器的結(jié)構設計。

1 梯形成形算法

設前置放大器輸出為理想指數(shù)信號，時域表達式為：

Ui(t)=Umaxe-t/τμ(t)

(1)

式中：Umax為脈沖幅值;τ為前端放大器的時間常數(shù);μ(t)為標準單位階躍函數(shù)。

以TS為周期對輸入信號進行采樣，可以得到脈沖序列的表達式為：

Ui(t)=Umaxe-nTs/τμ(t)

(2)

令e-nTs/τ=q，并對式(2)進行z變換得：

Ui(t)=Umax×z/(z-q)

(3)

理想梯形函數(shù)的分段函數(shù)表示如下：

(4)

式中:ta、tb、tc分別為梯形的上升沿、平頂、下降沿的寬度。令ta=naTs、tb=nbTs、tc=ncTs，理想梯形函數(shù)的分段函數(shù)經(jīng)過單邊的z變換可表示為：

(5)

從而可得梯形成形算法的系統(tǒng)函數(shù)：

(6)

梯形成形算法是以其時域特性為出發(fā)點進行設計的，但是，任何成形處理都相當于在頻域中進行了某些濾波操作。所以，有必要研究該算法的頻域特性。

對式(1)～式(4)做傅里葉變換，得到系統(tǒng)函數(shù)：

(7)

對式(7)求?？傻茫?/p>

將上式分成兩部分分析。

2 梯形成形算法的模塊化設計

模塊化設計可以降低系統(tǒng)設計的復雜度，而采用一種結(jié)構形式來實現(xiàn)整個濾波器需要很多運算資源，尋找最優(yōu)化結(jié)構也非常困難，所以通常采用子模塊級聯(lián)或并聯(lián)的方法來實現(xiàn)復雜的濾波器設計。

將系統(tǒng)函數(shù)分解為4個子模塊，則有：

H(z)=H1(z)×H2(z)×H3(z)×H4(z)

4個子模塊的級聯(lián)存在順序問題，要避免具有峰值增益的子系統(tǒng)發(fā)生溢出或?qū)⒘炕肼晹U大。在該設計中，H1模塊會產(chǎn)生溢出，但是可以證明該溢出不會對運算結(jié)果產(chǎn)生影響，所以把H1置于第一級；H4為積分單元，為了避免產(chǎn)生溢出，將其置于最后一級；H2、H3置于中間，因其結(jié)構相同，所以位置可以互換。

2.1 H1子模塊的結(jié)構設計

結(jié)構設計就是用加法器、乘法器和延遲單元等運算模塊的互聯(lián)結(jié)構來描述線性常系數(shù)方程，不同的結(jié)構設計消耗的系統(tǒng)資源以及在性能上都是有很大的差異。H1子模塊的結(jié)構設計如圖1所示，可以由IIR濾波器實現(xiàn)。IIR濾波器在結(jié)構上有很多種形式，有直接I型及其轉(zhuǎn)置形式、直接II型及其轉(zhuǎn)置形式。H1子模塊有一個零點和一個極點，輸入的核脈沖信號是指數(shù)衰減信號。假如先實現(xiàn)極點，就相當于對信號進行積分操作，這必定會產(chǎn)生溢出，是輸出錯誤，所以必須先實現(xiàn)零點?？梢赃x擇直接I型或者直接II型的轉(zhuǎn)置形式，因為后者消耗的延遲單元更少，所以設計選擇直接II型的轉(zhuǎn)置形式來實現(xiàn)H1子模塊。

圖1 H1模塊結(jié)構圖

2.2 H2、H3子模塊的結(jié)構設計

H2、H3子模塊的結(jié)構設計如圖2所示。

圖2 H2、H3模塊結(jié)構圖

設計該模塊的主要任務是完成延遲數(shù)較大的延遲單元z-na、z-nb的設計。FPGA實現(xiàn)延遲單元有如下3種方法。

① 利用Matlab中的DSP Builder直接生成延遲單元模塊，再使用Quartus II調(diào)用生成文件。

② 利用Quartus II自帶的參數(shù)模型庫(library of parameter model,LPM)的Shift register，也可以實現(xiàn)一個精準的延時。這里面有兩個參數(shù)選項，一個是taps(即分成幾段數(shù)據(jù))，另一個是distance(每段數(shù)據(jù)里面有幾個數(shù)據(jù))，調(diào)節(jié)二者的設定值就可以改變延遲數(shù)目，taps的高位代表的就是延遲輸出的數(shù)據(jù)。

比較這兩種方法，使用移位寄存器消耗的資源更少，而且不需要通過第三方工具。LPM中的器件都是經(jīng)過優(yōu)化得到的結(jié)果，這使工程設計資源最優(yōu)化以及warning更少。當需要實現(xiàn)任意時鐘的延時時，移位寄存器不一定能夠滿足，這時就要用DSP Builder來實現(xiàn)了。

③ 以雙口RAM為核心設計一個延遲模塊，延遲的實現(xiàn)是通過改變讀寫地址而并非在寄存器中流動，通過控制寫入地址、讀出地址控制寫入、讀出數(shù)據(jù)，通過異步復位對模塊賦初值，寫入地址與讀出地址之差就是延時數(shù)目，每次異步復位之后，如果輸出地址所指向的存儲單元不能確定就輸出0。所以只需要改變延遲數(shù)的初值就可以設定模塊多延遲數(shù)目。該方法增加了外圍電路的設計，但是可以大幅度減小設計面積，降低芯片功耗。為了適應不同的工作環(huán)境，延遲數(shù)ta和tb的數(shù)值是靈活可調(diào)的。因此，選擇雙口RAM法完成模塊的設計。

2.3 H4子模塊的結(jié)構設計

H4模塊包含一個積分單元、一個延遲單元和一個比例因子，結(jié)構比較簡單，也可以采用直接Ⅱ型的轉(zhuǎn)置形式，將積分器與延遲單元設計在一個結(jié)構中,以減少延遲單元的使用。如果系統(tǒng)的運算速度過高，官方提供的除法器將不能直接使用。此時，可以調(diào)節(jié)使比例因子的值為2-n,通過數(shù)據(jù)移位的方法來實現(xiàn)除法，這樣就免去了乘法器或除法器的使用，而且對濾波器的性能沒有影響。H4子模塊的結(jié)構設計圖如圖3所示。

圖3 H4模塊結(jié)構圖

3 軟件仿真與硬件應用實現(xiàn)

3.1 原理仿真

采用Matlab軟件編程實現(xiàn)算法，以驗證其可行性。仿真原理圖如圖4所示。輸入標準指數(shù)信號Ui(t)=Umaxe-t/τμ(t)，取Umax=10，TS=0.05，τ=1，輸入標準指數(shù)函數(shù)如圖4(a)所示。令梯形成形函數(shù)的上升沿(下降沿)寬度為20，平頂時間為100，運算后輸出波形如圖4(b)所示。

根據(jù)仿真結(jié)果圖知，輸入的標準指數(shù)信號經(jīng)梯形濾波成形輸出的梯形成形信號效果比較理想，得到的輸出結(jié)果是一個非常標準的等腰梯形，上升沿寬度為20、平頂寬度為100、下降沿寬度為20，與輸入指數(shù)信號的幅度相同。

圖4 原理仿真圖

當輸入信號幅度為10，加入標準差為0.1的高斯白噪聲，即輸入端信噪比為100時，得到梯形濾波成形仿真結(jié)果如圖5所示。

圖5 濾波特性仿真圖

仿真發(fā)現(xiàn)，輸出信號的平均值隨輸入噪聲標準差的增大變化并不大。文獻[7]、[8]給出了梯形成形算法對包噪聲的抑制作用，證明經(jīng)梯形濾波成形算法后，噪聲的平均值和標準差均得到減小，從而可使基線得到恢復。

3.2 算法的FPGA實現(xiàn)

數(shù)字化多道脈沖幅度分析器需要高速模數(shù)轉(zhuǎn)化器對核脈沖信號進行采樣，從而需要實時處理大量的數(shù)據(jù)?？删幊踢壿嬈骷碾娐房山Y(jié)構化，使其非常適用于數(shù)字信號處理及復雜電路的時序控制。因此，F(xiàn)PGA、CPLD被廣泛應用于數(shù)字化多道脈沖幅度分析器中，完成高速數(shù)據(jù)接口及大數(shù)據(jù)量的信號處理的工作。

本文采用Altera的 Cyclone III 器件實現(xiàn)模塊化梯形成形濾波器設計。梯形成形濾波器的輸出結(jié)果功能測試通過使用Quartus II自帶的Signal Tap II(嵌入式邏輯分析儀)對濾波器進行觀測。Signal Tap II的輸出結(jié)果表明，梯形成形濾波器可以穩(wěn)定地將輸入的指數(shù)信號轉(zhuǎn)換為梯形脈沖信號。FPGA進行數(shù)字信號處理需要將參數(shù)量化，而e-nTs/τ的數(shù)值很難精確量化。有研究表明該數(shù)值的量化精確度會直接影響梯形成形的精確度，本仿真也驗證了這一結(jié)論(梯形的平頂會產(chǎn)生畸變)[9-10]。將時序仿真結(jié)果與Matlab仿真結(jié)果相比較，F(xiàn)PGA設計的梯形成形濾波器輸出精度比較理想。

4 結(jié)束語

本文利用z變換法將數(shù)字多道脈沖幅度分析器中所需要的梯形成形濾波器進行模塊化設計，降低了算法硬件實現(xiàn)的復雜度，以及對硬件資源的消耗，以更好的“速度”與“面積”特性完成數(shù)字信號處理。使用雙口RAM實現(xiàn)了參數(shù)可調(diào)的延遲模塊的設計，以適用于不同的環(huán)境。使用軟件對模塊化設計的原理進行了仿真，同時完成了算法的FPGA的實現(xiàn)，仿真結(jié)果顯示梯形成形濾波器性能已達到。

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Modular Design of Digital Trapezoidal Shaping Filter

In accordance with the application of digital trapezoidal shaping filter in multi-channel pulse analyzer, the derivation process of itsztransform method is given, and its filtering function is discussed through Fourier transform. From the practical application, the modular design of trapezoidal shaping filter is conducted, thus the design is more conductive to the realization of the programmable logic devices, and to adapt different working environment, the shape of trapezoid can be adjusted flexibly. The principle simulation of the design is conducted by adopting Matlab software, the correctness of the modular design is verified, and the filtering characteristics are discussed through adding Gaussian white noise. The hardware implementation and simulation of such filter are given using FPGA and embedded logic analyzer, the correctness of the system design is verified.

Trapezoidal shaped Digital filtering Multi-channel pulse amplitude analyzer Adjustable delay FPGA

王毅男(1989-)，男，現(xiàn)為上海應用技術學院仿生裝備與控制工程專業(yè)在讀碩士研究生；主要從事高速信號采集與處理的研究。

TH83;TN713

A

10.16086/j.cnki.issn1000-0380.201510022

修改稿收到日期：2015-02-02。