一種集成于I/O的段碼式LCD驅(qū)動(dòng)IP核設(shè)計(jì)

陳 潔，陳 嵐

中國科學(xué)院 微電子研究所，北京 100029

段碼式液晶顯示器LCD（Liquid Crystal Display）以其驅(qū)動(dòng)電流小，配置靈活，功耗低，壽命長及成本低廉等優(yōu)勢被廣泛應(yīng)用于儀器儀表中。段碼式LCD的驅(qū)動(dòng)較為復(fù)雜，為了延長LCD的使用壽命，段碼式LCD需要由至少3個(gè)電平構(gòu)成的方波序列來驅(qū)動(dòng)[1]。一般情況下，0.18 μm工藝中的數(shù)字集成電路的電源電壓通常為1.8 V，而驅(qū)動(dòng)LCD的最高電平需要高于3 V，因此數(shù)字電路無法簡單地直接輸出預(yù)期的方波序列。為了實(shí)現(xiàn)段碼式LCD的驅(qū)動(dòng)，通常需要采用另外的驅(qū)動(dòng)芯片或者設(shè)計(jì)復(fù)雜的模擬電路[2-3]，這無疑增加了集成電路后端設(shè)計(jì)流程的復(fù)雜度和段碼式LCD應(yīng)用的開發(fā)成本。

為此本文設(shè)計(jì)了一種集成于I/O單元的通用的段碼式LCD驅(qū)動(dòng)IP核（Intellectual Property core），使得I/O單元在保留原有功能的同時(shí)又具有驅(qū)動(dòng)段碼式LCD的能力。本IP核雖為模擬電路結(jié)構(gòu)，但在應(yīng)用時(shí)完全兼容數(shù)字后端設(shè)計(jì)流程，同時(shí)本IP核的應(yīng)用提高了芯片集成度，縮短了段碼式LCD應(yīng)用的開發(fā)周期，降低了應(yīng)用的開發(fā)成本。

1 系統(tǒng)設(shè)計(jì)

1.1 原理簡介

段碼式LCD的驅(qū)動(dòng)電路結(jié)構(gòu)如圖1所示，為了實(shí)現(xiàn)方波輸出，需要給驅(qū)動(dòng)電路提供0、Δu、2Δu和3Δu等直流電平輸入，并通過模擬開關(guān)電路分時(shí)導(dǎo)通[4]。直流電平可由片外電阻分壓產(chǎn)生，開關(guān)電路的控制信號(hào)由前級(jí)數(shù)字模塊產(chǎn)生。圖1中的A0～A3、AN0～AN3為控制信號(hào)的輸入端口，VLCD、VR2、VR1和GND分別為 3Δu、2Δu、Δu和0等直流電平的輸入端，To_LCD為驅(qū)動(dòng)電路的方波輸出端。在本設(shè)計(jì)中，控制信號(hào)An和ANn為互補(bǔ)數(shù)字信號(hào)，Δu＝1.1 V 。

集成電路中的開關(guān)電路通常采用傳統(tǒng)的CMOS傳輸門[5-8]，圖1中的模擬開關(guān)模塊的開關(guān)功能主要就是由傳輸門實(shí)現(xiàn)的。一般情況下，0.18 μm工藝的芯片內(nèi)標(biāo)準(zhǔn)晶體管供電電壓為1.8 V，因此，芯片內(nèi)部數(shù)字電路的信號(hào)電壓最大為1.8 V。而1.8 V的控制信號(hào)無法正?？刂戚斎腚妷簽?.2 V和3.3 V的傳輸門，為了提高控制信號(hào)的電壓，首先需要設(shè)計(jì)電壓轉(zhuǎn)換電路對(duì)模擬開關(guān)電路的控制輸入信號(hào)進(jìn)行電壓轉(zhuǎn)換，將0 V和1.8 V的控制信號(hào)轉(zhuǎn)換為0 V和3.3 V。電壓轉(zhuǎn)換電路的輸出信號(hào)經(jīng)緩沖電路消除噪聲抖動(dòng)后輸入到傳輸門的控制端。

圖1 段碼式LCD的驅(qū)動(dòng)電路結(jié)構(gòu)圖

1.2 電壓轉(zhuǎn)換電路

在電壓轉(zhuǎn)換電路中使用了鎖存電路，鎖存電路以其簡單實(shí)用的特性被廣泛應(yīng)用于集成電路中，以實(shí)現(xiàn)低電壓對(duì)高電壓的轉(zhuǎn)換[9-11]。圖2所示的鎖存電路為雙穩(wěn)態(tài)電路，當(dāng)輸入不相等時(shí)，電路在正反饋的作用下會(huì)使輸出最終穩(wěn)定在VLCD或GND。在本設(shè)計(jì)中，VLCD為3.3 V，An和ANn為互補(bǔ)數(shù)字信號(hào)。如An為邏輯‘1’，則A_trans端輸出3.3 V，反之輸出為0，從而完成1.8 V的控制信號(hào)到3.3 V的控制信號(hào)的轉(zhuǎn)換。

圖2 控制電壓的轉(zhuǎn)換電路結(jié)構(gòu)圖

1.3 緩沖電路與傳輸門

圖3為緩沖電路和傳輸門的結(jié)構(gòu)，其中前兩級(jí)反相器為電壓轉(zhuǎn)換電路的輸出緩沖級(jí)，緩沖電路可以提高驅(qū)動(dòng)電路的抗干擾能力，消除可能發(fā)生的信號(hào)抖動(dòng)（噪聲）。

圖3 控制電壓的緩沖電路與傳輸門

電壓轉(zhuǎn)換電路輸出的A_trans信號(hào)通過兩個(gè)3.3 V供電的反相器，形成穩(wěn)定的控制信號(hào)A_f，A_f再通過一個(gè)反相器產(chǎn)生AN_f，AN_f與A_f一起控制傳輸門是否導(dǎo)通。IN為3Δu、2Δu、Δu或0 V等直流電平的輸入端口，To_LCD為驅(qū)動(dòng)電路的輸出端口。

1.4 晶體管尺寸的確定

輸出方波的跳變頻率和負(fù)載對(duì)傳輸門的驅(qū)動(dòng)能力提出了要求。本設(shè)計(jì)需要考慮的負(fù)載有：片外LCD屏幕的電容、I/O中大面積金屬線的電容以及封裝帶來的電容等。

取跳變時(shí)間t為時(shí)鐘周期T的20%，取傳輸門輸出的跳變時(shí)間為輸出電壓的10%到90%的區(qū)間，則可得傳輸延時(shí)公式：

其中r為傳輸門的等效電阻，c為傳輸門負(fù)載總電容，U為LCD的最大跳變電壓。由式（1）可以得到r的最大值rmax。參考芯片制造廠的數(shù)據(jù)文檔后，可由此rmax確定傳輸門中 MOS管的尺寸，NMOS：W/L=1.1 μm/0.35 μm ，PMOS：W/L=1.4 μm/0.3 μm 。

2 驅(qū)動(dòng)電路與I/O的結(jié)合

本設(shè)計(jì)的最獨(dú)特之處在于將此IP核合并到I/O中，使得數(shù)字芯片可以在不添加額外管腳的情況下也能具有段碼式LCD的驅(qū)動(dòng)能力。由于本IP核與芯片內(nèi)部的接口均為數(shù)字接口，所以能完全兼容數(shù)字后端設(shè)計(jì)流程，而不需要手動(dòng)布線。

圖4 驅(qū)動(dòng)電路與IO的結(jié)合

如圖4所示，將此IP核的輸出端直接拼接于模擬I/O的輸入端，便可以將結(jié)合了模擬I/O的驅(qū)動(dòng)電路合并到任意帶三態(tài)功能的數(shù)字管腳上，使此管腳能為段碼式LCD驅(qū)動(dòng)端口和原數(shù)字端口所復(fù)用。當(dāng)此管腳上的LCD驅(qū)動(dòng)單元的模擬開關(guān)全部處于關(guān)斷狀態(tài)時(shí)，此管腳可用于原有的數(shù)字功能。若要使用LCD驅(qū)動(dòng)功能，則需要控制此管腳上的數(shù)字I/O單元保持為高阻態(tài)，管腳可以輸出預(yù)期的方波序列，實(shí)現(xiàn)LCD驅(qū)動(dòng)的功能。

需要注意的是，數(shù)字I/O口要具有三態(tài)功能才能實(shí)現(xiàn)復(fù)用。若應(yīng)用中的數(shù)字I/O口原本沒有三態(tài)功能，則可將原數(shù)字I/O口替換為增加了三態(tài)功能的數(shù)字I/O口再與模擬I/O合并。在本設(shè)計(jì)中，此IP核的3Δu、2Δu、Δu和0 V的直流輸入都來自電源環(huán)，以簡化布線的復(fù)雜度。

3 版圖實(shí)現(xiàn)與測試

一般情況下，0.18 μm工藝中的標(biāo)準(zhǔn)晶體管柵極最多只能承受3 V的電壓，而在本設(shè)計(jì)中，柵極需要承受3.3 V的電壓，因此，為了正常應(yīng)用于3.3 V的電壓環(huán)境，本設(shè)計(jì)中的每一個(gè)晶體管都需要使用厚柵，以保證柵極能承受高于3.3 V的電壓。此外，為了減少噪聲的干擾，本IP核在電路周圍添加了保護(hù)環(huán)。

最終版圖如圖5所示，面積為 36.22 μm ×7.33 μm=265.5 μm2。

圖5 IP核最終版圖顯示

圖6為流片后的測試結(jié)果在示波器中的顯示。復(fù)用管腳在LCD驅(qū)動(dòng)模式下能正常輸出預(yù)期的方波序列，能正常驅(qū)動(dòng)段碼式LCD。

圖6 流片后的測試結(jié)果

4 結(jié)論

本文實(shí)現(xiàn)了段碼式LCD驅(qū)動(dòng)IP核與數(shù)字/模擬I/O的高效集成，使得數(shù)字芯片管腳具有了直接驅(qū)動(dòng)段碼式LCD的能力；實(shí)現(xiàn)了一個(gè)兼容數(shù)字電路后端設(shè)計(jì)流程的模擬結(jié)構(gòu)IP核，使得復(fù)雜的LCD驅(qū)動(dòng)電路能通過純數(shù)字后端設(shè)計(jì)流程完成。本文IP核的應(yīng)用提高了芯片集成度，縮短了段碼式LCD應(yīng)用的設(shè)計(jì)周期，降低了應(yīng)用的開發(fā)成本。最終芯片測試結(jié)果表明，所設(shè)計(jì)的通用IP核能夠驅(qū)動(dòng)段碼式LCD正常顯示，實(shí)現(xiàn)了預(yù)期的設(shè)計(jì)目的。

[1]Chen Ziping，Chuang Chehao，Ker Mingdou.Design on new tracking circuit of I/O buffer in 0.13-/spl mu/m cell library for mixed-voltage application[C]//Proceedings of the IEEE International Symposium on Circuits and Systems（ISCAS 2006），21-24 May，2006.

[2]車曉路，王永生，趙再新，等.液晶顯示器驅(qū)動(dòng)電路的設(shè)計(jì)[J].微處理機(jī)，2008，29（3）：24-27.

[3]Lanuzza M，Corsonello P，Perri S.Low-power level shifter for multi-supply voltage designs[J].IEEE Transactions on Circuits and Systems II，2012，59（12）：922-926.

[4]Huang Yujung，Liu Chihfeng，Chang Shaopin，et al.Design of LCD driver IP for SOC applications[C]//Proceedings of IEEE Asia-Pacific Conference on Advanced System Integrated Circuits，Aug，2004：62-65.

[5]Liu Nan，Liu Shiyu，Yoshimura T.Wirelength driven I/O buffer placement for flip-chip with timing-constrained[C]//Proceedings of IEEE Asia Pacific Conference on Circuits and Systems（APCCAS），2-5 Dec，2012：631-634.

[6]Moghe Y，Lehmann T，Piessens T.Nanosecond delay floating high voltage level shifters in a 0.35 m HV-CMOS Technology[J].IEEE Journal of Solid-State Circuits，2011，46（2）：485-497.

[7]Osaki Y，Hirose T，Kuroki N，et al.A low-power level shifter with logic errorcorrection forextremely low-voltage digital CMOS LSIs[J].IEEE J Solid-State Circuits，2012，47（7）：1776-1783.

[8]Khorasani M，Benham M，van den Berg L，et al.High-voltage CMOS controller for microfluidics[J].IEEE Trans on Biomed Circuits Syst，2009，3（2）：89-96.

[9]Matsumoto A，Sakiyama O，Tokunaga S，et al.Multiphaseoutput level shift system used in Multiphase PLL for low power application[C]//Proceedings of the IEEE Symposium on VLSI Circuits Date of Conference，14-16 June，2007.

[10]Dwivedi D，Dwivedi S，Potladhurthi E，et al.Voltage up level shifter with improved performance and reduced power[C]//Proceedings of the 25th IEEE Canadian Conference on Electrical and Computer Engineering（CCECE 2012），April 29-May 2，2012：1-4.

[11]Zhang Xiaolin，Lin Zhi，Chen Song，et al.An efficient level-shifter floorplanning method for multi-voltage design[C]//Proceedings of the IEEE International Conference on ASIC，2011：421-424.