一種新型寬頻域全數(shù)字鎖相環(huán)的研究與設(shè)計(jì)

摘 "要： 針對傳統(tǒng)鎖相環(huán)研究中電路結(jié)構(gòu)復(fù)雜、鑒相精度不高、鎖相范圍窄等問題，提出一種新型全數(shù)字鎖相環(huán)。與傳統(tǒng)鎖相環(huán)相比，鑒相模塊中的時(shí)間數(shù)字轉(zhuǎn)換電路能將鑒相誤差轉(zhuǎn)換為高精度數(shù)字信號，一種雙邊沿觸發(fā)的數(shù)字環(huán)路濾波器取代了傳統(tǒng)的數(shù)字環(huán)路濾波器的電路結(jié)構(gòu)，采用可變模分頻器來替換傳統(tǒng)的固定模分頻器。 應(yīng)用EDA技術(shù)完成了系統(tǒng)設(shè)計(jì)，并采用 QuartusⅡ軟件進(jìn)行了系統(tǒng)仿真驗(yàn)證。仿真結(jié)果表明：該鎖相環(huán)鎖相范圍約為800 Hz～1 MHz，系統(tǒng)鎖定時(shí)間最快為10個(gè)左右輸入信號周期，且具有鎖相范圍大、精度高、電路結(jié)構(gòu)簡單和易于集成等特點(diǎn)。

關(guān)鍵字： 全數(shù)字鎖相環(huán); 時(shí)間數(shù)字轉(zhuǎn)換電路; 雙邊沿觸發(fā)數(shù)字環(huán)路濾波器; 系統(tǒng)仿真

中圖分類號： TN710?34 " " " " " " " " " 文獻(xiàn)標(biāo)識(shí)碼： A " " " " " " " " " " " " " "文章編號： 1004?373X（2015）02?0118?03

Research and design of a novel all?digital phase?locked loop working in broadband domain

LIU Dan?dan， SHAN Chang?hong， SHENG Zhen， LI Feng?hua

（ College of Electrical Engineering， University of South China， Hengyang 421001， China）

Abstract： In view of complex circuit structure， inaccurate phase detection precision and narrow phase?locked range of the traditional phase?locked loops （PLL）， a new type of all?digital phase?locked loop is proposed in this paper. Compared with the conventional ones， the time?to?digital conversion circuit in the phase detection module can transform the phase detection error to high?precision digital signal. Therefore， the traditional digital filter with loop structure is replaced by the double?edge triggered digital loop filter， and a variable modulus frequency divider is adopted to take the place of the classic fixed mode frequency divider. The system design is fulfilled by means of EDA technology while its simulation verification is implemented with QuartusⅡ software. The simulation results show that the locking range of the phase?locked loop is within the frequency from 800 HZ to 1 MHZ， and the lock?in time is about 10 times of the input signal cycles. In addition， it has the characteristics of broad phase?locked range， high accuracy， simple circuit structure and easy integration.

Keywords： all?digital phase?locked loop; time?to?digital conversion circuit; double?edge triggered DLF; system simulation

0 "引 "言

鎖相環(huán)電路是一個(gè)使輸出信號與輸入信號在頻率和相位上同步的電路，它是一個(gè)閉環(huán)控制系統(tǒng)。由于鎖相環(huán)的優(yōu)良性能，它已成為各類電子系統(tǒng)中不可缺少的基本部件。全數(shù)字鎖相環(huán)與相比模擬鎖相環(huán)，其具有一切數(shù)字電路特有的顯著優(yōu)點(diǎn)，即參數(shù)穩(wěn)定，抗干擾能力強(qiáng)，集成度高。全數(shù)字鎖相環(huán)還解決了模擬鎖相環(huán)中VCO的非線性，鑒相器不精確，部件易飽和以及高階環(huán)不穩(wěn)定等難題[1?2]，因此全數(shù)字鎖相環(huán)得到了越來越多的應(yīng)用。

對數(shù)字鎖相環(huán)而言，隨著設(shè)計(jì)方法的不同，其性能差別很大。文獻(xiàn)[3?4]提出一種具有自動(dòng)變?？刂频目焖偃珨?shù)字鎖相環(huán)，其數(shù)字濾波器模數(shù)可以根據(jù)鑒相誤差的大小進(jìn)行自動(dòng)調(diào)節(jié)，不但提高了鎖相速度，也很好的克服了捕捉速度與抗噪聲性能之間的矛盾。但是由于設(shè)計(jì)方案中的濾波器部分采用的是比例結(jié)構(gòu)的濾波器，所以相位輸出會(huì)存在靜態(tài)誤差。文獻(xiàn)[5]提出一種基于時(shí)序狀態(tài)轉(zhuǎn)移邏輯的數(shù)字鑒相器，提高了鑒相準(zhǔn)確性，采用比例積分結(jié)構(gòu)的環(huán)路濾波器消除了鎖相誤差，但是沒有解決鎖相環(huán)路受固定中心頻率制約的問題。文獻(xiàn)[6?7]采用可變模分頻器代替了脈沖加減電路使得中心頻率可變，增寬了鎖相環(huán)路的帶寬，但是環(huán)路濾波器采用比例結(jié)構(gòu)，仍然存在相位輸出存在靜態(tài)誤差的問題。文獻(xiàn)[8]提出一種具有比例積分結(jié)構(gòu)和前饋鑒頻環(huán)節(jié)的可變模ADPLL，使得該ADPLL具有鎖相速度快、范圍大、穩(wěn)定性好，相位輸出無靜差等優(yōu)點(diǎn)。但是該設(shè)計(jì)方案中，鑒相部分的時(shí)鐘頻率較低，使得量化誤差大，鑒相精度不高。同時(shí)存在比例積分結(jié)構(gòu)的濾波器電路結(jié)構(gòu)較復(fù)雜，電路延遲時(shí)間較長等問題。

針對上述分析，本文提出一種基于雙邊沿觸發(fā)的環(huán)路濾波器的新型全數(shù)字鎖相環(huán)。該ADPLL鑒頻模塊加入時(shí)間數(shù)字轉(zhuǎn)換電路，能有效地提高鑒相精度;數(shù)字環(huán)路濾波器采用的是雙邊沿觸發(fā)的比例積分結(jié)構(gòu)，在消除輸出信號相位穩(wěn)態(tài)誤差的同時(shí)簡化了電路結(jié)構(gòu)。同時(shí)，采用前饋測頻模塊與可變模分頻器，使得鎖相范圍增大，鎖相速度提高。整個(gè)系統(tǒng)采用VHDL語言編程設(shè)計(jì)，使用Quartus 軟件對系統(tǒng)設(shè)計(jì)進(jìn)行編譯和仿真驗(yàn)證。

1 "全數(shù)字鎖相環(huán)的結(jié)構(gòu)與工作原理

本文所提出的新型寬頻域鎖相環(huán)主要由檢測電路、時(shí)間數(shù)字轉(zhuǎn)換電路、測頻模塊、雙邊沿觸發(fā)數(shù)字環(huán)路濾波器和可變模分頻器構(gòu)成，其結(jié)構(gòu)框圖如圖1所示。檢測電路通過檢測輸入信號u1和輸出信號u2的上升沿進(jìn)行工作，輸出相應(yīng)的相位差以及超前或滯后標(biāo)志信號;時(shí)間數(shù)字轉(zhuǎn)換電路把檢測電路輸出的相位差轉(zhuǎn)換成高精度的數(shù)字值;測頻模塊檢測輸入信號的頻率值并生成頻率控制字實(shí)時(shí)調(diào)節(jié)數(shù)字濾波器的參數(shù)。環(huán)路濾波器對時(shí)間數(shù)字轉(zhuǎn)換電路的輸出進(jìn)行相應(yīng)的運(yùn)算操作，并生成比例積分控制信號。DCO則根據(jù)比例積分控制信號來自動(dòng)調(diào)節(jié)輸出信號的頻率以實(shí)現(xiàn)環(huán)路鎖定。下面將對其中的幾個(gè)主要模塊的原理進(jìn)行相應(yīng)的介紹。

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圖1 提出的ADPLL系統(tǒng)框圖

1.1 "數(shù)字鑒相器

本系統(tǒng)檢測電路中采用的是雙D觸發(fā)器數(shù)字鑒相器[2]，其由雙D觸發(fā)器、RS觸發(fā)器構(gòu)成。其中雙D觸發(fā)器通過對輸入與輸出信號上升沿的檢測，產(chǎn)生脈寬正比于輸入/輸出信號的相位差信號，RS觸發(fā)器則判別并產(chǎn)生相位極性。與其他鑒相器相比，雙D觸發(fā)器鑒相器的特點(diǎn)在于可同時(shí)具有鑒相與鑒頻的功能。

相位誤差量化電路由時(shí)間數(shù)字轉(zhuǎn)換電路（TDC）實(shí)現(xiàn)，TDC是測量時(shí)間的一種常用電路。傳統(tǒng)的鎖相環(huán)對于鑒相誤差的處理是通過對鑒相器中加入與非門，鑒相誤差脈寬作為開門信號，讓系統(tǒng)時(shí)鐘通過，得到相位誤差序列，即相位誤差的數(shù)字量化信號。因此為滿足一定的鎖相要求，鎖相環(huán)必須采用較高的時(shí)鐘頻率來實(shí)現(xiàn)。由于計(jì)數(shù)器在高速的翻轉(zhuǎn)過程中很容易因不穩(wěn)定而產(chǎn)生“亞穩(wěn)態(tài)”效應(yīng)，所以普通的計(jì)數(shù)器技術(shù)已經(jīng)很難滿足越來越高的時(shí)間分辨率的要求，而時(shí)間轉(zhuǎn)換電路能將時(shí)間間隔直接轉(zhuǎn)換成高精度的數(shù)字值，以實(shí)現(xiàn)較高的時(shí)間分辨率，從而提高鑒相精度。在本文ADPLL設(shè)計(jì)中，TDC可把檢測電路檢測出的相位差量化成高精度的數(shù)字信號，并送數(shù)字濾波器濾波進(jìn)行相應(yīng)的運(yùn)算處理。其原理框圖如圖2所示。lt;E：＼王芳＼現(xiàn)代電子技術(shù)201502＼Image＼45t2.tifgt;

圖2 時(shí)間數(shù)字轉(zhuǎn)換電路原理框圖

其中CLK為高頻時(shí)鐘信號，CLKS為置位時(shí)鐘信號。置位模塊控制整個(gè)TDC電路的置位動(dòng)作;環(huán)形移位寄存器和編碼器組成系統(tǒng)的細(xì)計(jì)數(shù)器部分;通用計(jì)數(shù)器作為系統(tǒng)的粗計(jì)數(shù)部分，決定電路的時(shí)鐘測量范圍;輸出邏輯電路將細(xì)計(jì)數(shù)部分與粗計(jì)數(shù)部分的輸出組合為最終的系統(tǒng)輸出。在初始狀態(tài)時(shí)，環(huán)形移位寄存器中的P7節(jié)點(diǎn)為高電平，其他節(jié)點(diǎn)（P6～P0）都為低電平。電路工作時(shí)，高頻時(shí)鐘上升沿使得高電平在8個(gè)電路節(jié)點(diǎn)中循環(huán)出現(xiàn)，故在測量時(shí)間結(jié)束時(shí)，由當(dāng)前電路節(jié)點(diǎn)的狀態(tài)便可得知系統(tǒng)所經(jīng)歷的高頻時(shí)鐘脈沖數(shù)量。編碼器對當(dāng)前的節(jié)點(diǎn)狀態(tài)進(jìn)行編碼并作為細(xì)計(jì)數(shù)部分的輸出。由圖2可知，通用計(jì)數(shù)器只在環(huán)形移位寄存器P7節(jié)點(diǎn)的上升沿出現(xiàn)時(shí)才進(jìn)行計(jì)數(shù)，計(jì)數(shù)周期為高頻時(shí)鐘周期的8倍，完成從低位到高位的進(jìn)位計(jì)數(shù)。輸出邏輯電路則是將粗計(jì)數(shù)部分與細(xì)計(jì)數(shù)部分組合成總的計(jì)數(shù)值，形成整個(gè)時(shí)間數(shù)字轉(zhuǎn)換電路的最終輸出信號[9]。

1.2 "雙邊沿觸發(fā)的數(shù)字環(huán)路濾波器

數(shù)字環(huán)路濾波器的主要作用是抑制噪聲及高頻分量，調(diào)節(jié)環(huán)路相位的校正速度和精度。傳統(tǒng)比例積分結(jié)構(gòu)的數(shù)字環(huán)路濾波器需要一個(gè)周期性復(fù)位可逆計(jì)數(shù)器，以實(shí)現(xiàn)比例部分的運(yùn)算操作，一個(gè)不可復(fù)位計(jì)數(shù)器來實(shí)現(xiàn)積分部分的運(yùn)算操作，以及一個(gè)加法器將兩個(gè)計(jì)數(shù)器的值相加作為濾波器的輸出。兩路計(jì)數(shù)器的加減方向則是由數(shù)字鑒相器輸出的超前或滯后標(biāo)志信號來控制。周期性可逆計(jì)數(shù)器部分相當(dāng)于比例環(huán)節(jié)，不可復(fù)位計(jì)數(shù)器部分則相當(dāng)于一個(gè)理想積分環(huán)節(jié)。而本設(shè)計(jì)方案提出的雙邊沿觸發(fā)的數(shù)字環(huán)路濾波器，只需要一個(gè)數(shù)據(jù)選擇器和一個(gè)累加器即可實(shí)現(xiàn)相同的功能。其原理框圖如圖3所示。這個(gè)累加器在輸入信號的上升沿到來時(shí)累加積分部分的數(shù)值，在輸入信號的下降沿到來時(shí)對比例部分的數(shù)值進(jìn)行運(yùn)算[10]。由此可見，雙邊沿觸發(fā)的環(huán)路濾波器與傳統(tǒng)的環(huán)路濾波器具有相同工作頻率和相同的系統(tǒng)傳輸函數(shù)，但是卻能有效地簡化電路結(jié)構(gòu)以及減少電路延遲時(shí)間。

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圖3 雙邊沿觸發(fā)的DLF原理框圖

1.3 "測頻模塊與數(shù)控振蕩器

測頻模塊是通過在輸入信號的高電平期間對系統(tǒng)時(shí)鐘脈沖計(jì)數(shù)來實(shí)現(xiàn)，得到的輸出數(shù)值近似表示了系統(tǒng)時(shí)鐘與輸入信號頻率之間的倍數(shù)關(guān)系。在本系統(tǒng)設(shè)計(jì)中，測頻得到的數(shù)值賦值給雙邊沿觸發(fā)數(shù)字低通濾波器的積分模塊作為初始值，可大大加快系統(tǒng)鎖頻鎖相的速度。

本文的數(shù)控振蕩器部分采用的除N計(jì)數(shù)器式數(shù)控振蕩器，其分頻系數(shù)來自環(huán)路濾波器的輸出參數(shù)N，除N計(jì)數(shù)器對系統(tǒng)時(shí)鐘進(jìn)行N分頻，得到ADPLL的輸出信號。由于環(huán)路濾波器的初始值與前饋鑒頻值有關(guān)，所以最快可以在一個(gè)輸入周期內(nèi)鎖定頻率。

2 "全數(shù)字鎖相環(huán)的設(shè)計(jì)與仿真驗(yàn)證

根據(jù)圖1所示的ADPLL的結(jié)構(gòu)框圖，采用自頂向下的模塊化設(shè)計(jì)方法，用VHDL對全數(shù)字鎖相環(huán)的各個(gè)部件分別進(jìn)行編程設(shè)計(jì)，最后對系統(tǒng)做綜合設(shè)計(jì)，并對該系統(tǒng)設(shè)計(jì)進(jìn)行了仿真驗(yàn)證。圖4為利用QuartusⅡ軟件所設(shè)計(jì)的新型寬頻域鎖相環(huán)的系統(tǒng)頂層電路圖。

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圖4 新型寬頻域全數(shù)字鎖相環(huán)的系統(tǒng)頂層電路圖

新型寬頻域鎖相環(huán)的系統(tǒng)仿真結(jié)果如圖5～圖8所示，其中clkin 為系統(tǒng)時(shí)鐘 ，gclk為TDC的高頻輸入時(shí)鐘，u1為系統(tǒng)輸入信號，u2為系統(tǒng)輸出信號。ni、np分別為環(huán)路濾波器積分部分與比例部分的控制參數(shù)。系統(tǒng)仿真結(jié)果表明：該鎖相環(huán)在兩個(gè)周期內(nèi)可以實(shí)現(xiàn)頻率鎖定，最快可在10個(gè)左右輸入周期內(nèi)實(shí)現(xiàn)相位鎖定，其鎖相范圍為800 Hz～1 MHz。

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圖5 輸入信號u1=800 Hz時(shí)序仿真圖

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圖6 輸入信號u1=50 kHz時(shí)序仿真圖

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圖7 輸入信號u1=500 kHz時(shí)序仿真圖

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圖8 輸入信號u1=1 MHz時(shí)序仿真圖

3 "結(jié) "語

本文提出的新型寬頻域全數(shù)字鎖相環(huán)，在系統(tǒng)鑒相模塊中采用高精度時(shí)間數(shù)字轉(zhuǎn)換電路對相位誤差信號進(jìn)行數(shù)值量化，有效的提高了鑒相精度。用雙邊沿觸發(fā)的數(shù)字比例積分控制電路替代了傳統(tǒng)的數(shù)字濾波電路。該鎖相環(huán)具有鎖相范圍寬、精度高、電路結(jié)構(gòu)簡單和易于集成等特點(diǎn)，可以方便地嵌入到基于FPGA的數(shù)字控制系統(tǒng)和數(shù)字芯片中，適用于快速同步需求的場合。

參考文獻(xiàn)

[1] 胡春華，石玉.數(shù)字鎖相環(huán)路原理與應(yīng)用[M].上海：上海科技出版社，1990.

[2] BEST R E. Phaselocked loops design， simulation， and applications [M]. 5th ed.北京：清華大學(xué)出版社，2007.

[3] 陳高峰，龐輝，洪琪，等.智能模數(shù)控制型全數(shù)字鎖相環(huán)的研究[J].安徽大學(xué)學(xué)報(bào)：自然科學(xué)版，2012，36（7）：51?56.

[4] 耿計(jì)芳.高精度自動(dòng)變模控制全數(shù)字鎖相環(huán)的研究[D].天津：天津大學(xué)，2006.

[5] ZIANBETOV E， JAVIDAN M， ANCEAU F， et al. Design and VHDL modeling of all?digital PLLS [C]// NEWCAS Conference， New York， USA： IEEE， 2010： 293?296.

[6] GENG Hua， XU De?wei， WU Bin. A novel hardware?based all?digital phase?locked loop applied to grid? connected power converters [J]. IEEE Transactions on Industrial Electronics， 2011， 58（5）： 1737?1745.

[7] YAHARAL M， SASAKI H， FUJIMOTO K， et al. All digital dividing ratio changeable type phase?locked loop with a wide lock?in range [J]. Electronics and Communications in Japan （Part 1： Communications）， 2005， 88（2）： 2277?2284.

[8] 肖帥，孫建波，耿華，等.基于FPGA 實(shí)現(xiàn)的可變模全數(shù)字鎖相環(huán)[J].電工技術(shù)學(xué)報(bào)，2012，27（4）：153?158.

[9] 許春香，時(shí)偉，黃傳金，等.基于FPGA的高精度時(shí)間數(shù)字轉(zhuǎn)換電路設(shè)計(jì)[J].微計(jì)算機(jī)信息，2009（2）：208?210.

[10] CHENG Kuo?hsing， LIU Jen?chieh， HUANG Hong?yi. A 0.6 V 800 MHz all?digital phase?locked loop with a digital supply regulator [J]. IEEE Transactions on circuits and systems， 2012， 59（12）： 111?119.