YHFT-XX芯片中長(zhǎng)線延時(shí)優(yōu)化策略*

詹 武，劉祥遠(yuǎn)，郭 陽(yáng)，丁艷平

(國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院，湖南 長(zhǎng)沙 410073)

YHFT-XX芯片中長(zhǎng)線延時(shí)優(yōu)化策略*

詹 武，劉祥遠(yuǎn)，郭 陽(yáng)，丁艷平

(國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院，湖南 長(zhǎng)沙 410073)

結(jié)合YHFT-XX芯片中存在很多長(zhǎng)路徑的特點(diǎn)，對(duì)物理設(shè)計(jì)中長(zhǎng)線的優(yōu)化進(jìn)行了研究，主要研究了三種中繼器的插入對(duì)延時(shí)的影響，得出了不同長(zhǎng)線下插入中繼器的最優(yōu)尺寸以及最優(yōu)延時(shí)。結(jié)合具體的工程實(shí)踐，運(yùn)用得出的結(jié)論優(yōu)化了長(zhǎng)路徑的延時(shí)。通過(guò)規(guī)整的中繼器插入，將長(zhǎng)線上中繼器單元以及中繼器單元間的間距進(jìn)行優(yōu)化，使得路徑延時(shí)更小，通過(guò)跨模塊的中繼器插入優(yōu)化，采用穿通技術(shù)，有效減小了延時(shí)，提升了芯片的時(shí)序性能。

中繼器；長(zhǎng)線；優(yōu)化；延時(shí)

1 引言

隨著微電子行業(yè)的發(fā)展，芯片集成度在不斷提高，門延時(shí)伴隨著縮小的工藝尺寸在逐漸降低，互連線延時(shí)在總延時(shí)中所占的比例大幅增加，進(jìn)入納米級(jí)工藝之后，互連線的延時(shí)已經(jīng)取代了門延時(shí)成為芯片延時(shí)的主要部分，其比例大約占至總延時(shí)的60%～70%[1]。并且，隨著硅技術(shù)的繼續(xù)發(fā)展，互連線對(duì)集成電路的影響將會(huì)更加顯著[2]?；ミB線的本征延時(shí)主要受線長(zhǎng)、單位電阻和單位電容的影響，在芯片物理設(shè)計(jì)中主要通過(guò)優(yōu)化線長(zhǎng)來(lái)減小長(zhǎng)線延時(shí)。在超大規(guī)模、高頻率芯片設(shè)計(jì)中，互連長(zhǎng)線嚴(yán)重制約著時(shí)序收斂，成為物理設(shè)計(jì)的難題。

國(guó)內(nèi)外許多研究者投身于延時(shí)模型的研究，通過(guò)不同的互連模型來(lái)減小互連線的延時(shí)。文獻(xiàn)[3]研究了通過(guò)改變線寬和線間距的方法優(yōu)化互連延時(shí)的互連模型。EDA算法方面，文獻(xiàn)[4]研究了在設(shè)計(jì)中存在阻擋模塊時(shí)，查找更好的中繼器插入位置的算法。

當(dāng)前EDA工具自身的優(yōu)化能力在很多情況下已經(jīng)難以滿足一些大規(guī)模設(shè)計(jì)的要求[5]，單周期內(nèi)，數(shù)據(jù)路徑上的長(zhǎng)距離走線成為時(shí)序收斂的瓶頸，尋找好的方式優(yōu)化長(zhǎng)線延時(shí)變得尤為重要。中繼器插入技術(shù)是最常用的能有效減小長(zhǎng)線延時(shí)的方法，其優(yōu)化效果根據(jù)插入的尺寸和位置不同而不同。所以，在不同的物理設(shè)計(jì)情境中，中繼器單元尺寸、位置以及插入方式的選擇對(duì)時(shí)序有著重大的影響。本文以工程實(shí)踐為依托，對(duì)YHFT-XX芯片中遇到的長(zhǎng)線延時(shí)問(wèn)題進(jìn)行了研究，有效減少了走線延時(shí)。第1節(jié)為引言；第2節(jié)介紹了三種中繼器插入的延時(shí)對(duì)比，通過(guò)實(shí)驗(yàn)得出了三種中繼器插入的最優(yōu)尺寸與最優(yōu)延時(shí)；第3節(jié)利用得出的結(jié)論，在工程實(shí)踐中進(jìn)行了運(yùn)用，結(jié)合具體情況優(yōu)化延時(shí)，取得了顯著的效果；第4節(jié)對(duì)本文進(jìn)行了簡(jiǎn)單的小結(jié)。

2 互連長(zhǎng)線的優(yōu)化方法

長(zhǎng)互連線用中繼器插入的方法可以得到很好的延時(shí)優(yōu)化效果，根據(jù)中繼器插入的計(jì)算公式可以求出最優(yōu)的中繼器尺寸。但是，通過(guò)計(jì)算得到的中繼器的尺寸會(huì)很大，高達(dá)最小尺寸的400～700倍[6]，面積開(kāi)銷過(guò)大，所以在長(zhǎng)線優(yōu)化的過(guò)程中如何選擇驅(qū)動(dòng)倍數(shù)適宜的中繼器顯得尤為重要。物理設(shè)計(jì)中存在多種類型的中繼器，并且每種中繼器類型包含不同驅(qū)動(dòng)能力的單元。本節(jié)基于40 nm工藝，通過(guò)實(shí)驗(yàn)研究不同類型、不同驅(qū)動(dòng)能力的中繼器,從而達(dá)到對(duì)線延時(shí)的優(yōu)化目標(biāo)。

2.1 反相器插入的延時(shí)優(yōu)化

設(shè)計(jì)中采用的反相器為INV，小倍數(shù)的中繼器驅(qū)動(dòng)能力弱，甚至超過(guò)分割線段所得到的延時(shí)收益，所以在物理設(shè)計(jì)中優(yōu)化延時(shí)時(shí)不使用小倍數(shù)的中繼器單元，因此我們只對(duì)四倍及以上的單元做延時(shí)評(píng)估。建立實(shí)驗(yàn)環(huán)境如下：在典型環(huán)境條件(工作電壓為0.9 V、溫度為25℃下)，對(duì)長(zhǎng)度為2 000 μm、1 500 μm(由于設(shè)計(jì)中存在較多1 500 μm以上的長(zhǎng)線，故選用這兩種長(zhǎng)度作為實(shí)驗(yàn)對(duì)象)的互連線分別用INVD4、INVD6、INVD8、INVD12、INVD16、INVD18、INVD20、INVD24、INVD32做中繼器插入,得到延時(shí)結(jié)果如圖1和圖2所示。

Figure 1 Delay of INV optimize 2 000 microns long term

Figure 2 Delay of INV optimize 1 500 microns long term

由圖1和圖2可以看到：

(1) 整體曲線都呈現(xiàn)先減小后增大的趨勢(shì)。理論上，插入中繼器的延時(shí)與級(jí)數(shù)成對(duì)勾函數(shù)關(guān)系，不論對(duì)于哪一個(gè)尺寸，當(dāng)延時(shí)值達(dá)到最小后，在相應(yīng)最優(yōu)級(jí)數(shù)的左側(cè)，延時(shí)值隨著級(jí)數(shù)的增加遞減，在相應(yīng)最優(yōu)級(jí)數(shù)的右側(cè)，延時(shí)值隨著級(jí)數(shù)的增加遞增。對(duì)于電路來(lái)說(shuō)，當(dāng)線長(zhǎng)很長(zhǎng)、插入的級(jí)數(shù)很少時(shí)，插入中繼器所截得的線長(zhǎng)依然很長(zhǎng)，路徑延時(shí)還是較大；當(dāng)插入的中繼器數(shù)目達(dá)到最優(yōu)效果之后，隨著插入的中繼器數(shù)目繼續(xù)增加，電路中的單元總延時(shí)也會(huì)增大，使得優(yōu)化長(zhǎng)線所得到的好處減小，路徑的總延時(shí)相比于最優(yōu)值增大。

(2) INVD6、INVD8、INVD12、INVD16的路徑延時(shí)曲線相對(duì)靠近，而INVD24、INVD32的延時(shí)值在整體上都比其它單元大得多。當(dāng)尺寸增大到一定程度后再增加尺寸大小反而會(huì)使延時(shí)增加，因此在電路的延時(shí)優(yōu)化中不宜使用太大尺寸的INV單元。

(3) 在INV單元中，INVD12能獲得最好的延時(shí)優(yōu)化效果，且獲得好的延時(shí)效果時(shí)所截得的線段長(zhǎng)在250 μm～300 μm之間。

2.2 緩沖器插入的延時(shí)優(yōu)化

數(shù)據(jù)路徑上常用的緩沖器有BUFF和BUFFX，對(duì)長(zhǎng)度為2 000 μm、1 500 μm的長(zhǎng)線使用這兩種不同類型的緩沖器做多級(jí)插入，進(jìn)行延時(shí)優(yōu)化比較。實(shí)驗(yàn)在典型環(huán)境條件(工作電壓為0.9 V、溫度為25℃)下進(jìn)行，得到相應(yīng)的路徑延時(shí)結(jié)果如圖3～圖6所示。

Figure 3 Delay of BUFF optimize 2 000 microns long term

Figure 4 Delay of BUFF optimize 1 500 microns long term

Figure 5 Delay of BUFFX optimize 2 000 microns long term

Figure 6 Delay of BUFFX optimize 1 500 microns long term

通過(guò)分析可以得出：

(1)在相同的驅(qū)動(dòng)能力下，使用BUFFX單元做中繼器的優(yōu)化效果比BUFF單元的優(yōu)化效果好。

(2)在BUFF單元中，BUFFD12的延時(shí)優(yōu)化效果最好；在BUFFX單元中，BUFFXD12的延時(shí)優(yōu)化效果最好。

(3)獲得好的延時(shí)優(yōu)化效果時(shí)它們所截得的線段長(zhǎng)為600 μm～750 μm。

2.3 反相器和緩沖器延時(shí)優(yōu)化效果的比較

從前面兩小節(jié)可知，在反相器中使用INVD12做中繼器能獲得較好的延時(shí)優(yōu)化效果，在緩沖器中使用BUFFXD12做中繼器獲得了較好的延時(shí)優(yōu)化效果。INVD12和BUFFX12優(yōu)化不同線長(zhǎng)獲得的最小路徑延時(shí)如圖7所示，可以看出INVD12的延時(shí)優(yōu)化效果較好。

Figure 7 Optimized delay comparison between INV12 and BUFFX12

3 YHFT-XX芯片中互連長(zhǎng)線的優(yōu)化

3.1 規(guī)整的中繼器插入優(yōu)化

如圖8所示的路徑，在寄存器Q_reg_79與硬宏模塊Mem_Bank1的D_Writ[453]端口之間存在長(zhǎng)線互連，在工具自動(dòng)對(duì)其優(yōu)化時(shí)，其路徑上的中繼器單元尺寸和位置都比較雜亂，如圖8a所示。路徑延時(shí)如表1所示，通過(guò)11級(jí)中繼器單元來(lái)優(yōu)化延時(shí)。為對(duì)這條路徑進(jìn)行更好的優(yōu)化，以滿足時(shí)序要求，對(duì)其進(jìn)行了合理的規(guī)劃，如圖8b。由于單元密度不大，通過(guò)中繼器單元替換和位置的優(yōu)化，在盡量直的路徑上，以較優(yōu)的延時(shí)優(yōu)化間隔插入，根據(jù)前一節(jié)中繼器插入的實(shí)驗(yàn)結(jié)果，將路徑上的中繼器單元用INVD12替換，并且保證不產(chǎn)生邏輯反相。優(yōu)化后的路徑延時(shí)如表2所示。

Figure 8 Messy repeater insertion and regular repeater insertion

表1中雜亂的中繼器插入的總路徑延時(shí)為0.806 ns。表2規(guī)整的中繼器插入以10級(jí)INVD12單元替換了規(guī)整前的11級(jí)中繼器單元，路徑總延時(shí)為0.725 ns。與規(guī)整前的路徑相比，延時(shí)減小了0.081 ns。

3.2 跨模塊的中繼器插入優(yōu)化

在YHFT-XX芯片中，由于IP核的大量使用，

Table 1 Path delay of messy repeater insertion

Table 2 Path delay of regular repeater insertion

以及層次化物理設(shè)計(jì)的實(shí)施，后端物理設(shè)計(jì)中存在不少跨模塊的長(zhǎng)互連線，EDA工具自身無(wú)法很好地優(yōu)化這些長(zhǎng)線，造成了時(shí)序的違反。

如圖9a所示，一組信號(hào)從模塊MM1傳輸?shù)侥KMM3，中間跨過(guò)模塊MM2，這組信號(hào)成為頂層的關(guān)鍵路徑。從MM1到MM3的路徑，由于MM2的阻擋無(wú)法很好地通過(guò)中繼器插入來(lái)優(yōu)化。如圖9所示，若通過(guò)繞線路徑連接，則會(huì)使得路徑長(zhǎng)度增加2a。通過(guò)直線路徑連接，在模塊間的預(yù)留通道內(nèi)即使使用驅(qū)動(dòng)能力強(qiáng)的BUFFXD12來(lái)驅(qū)動(dòng)跨模塊的線段，依然不能獲得好的時(shí)序效果，在這種情況下，采用穿通(feedthrough)技術(shù)，將MM1與MM3間的中繼器鏈插入到MM2的內(nèi)部，使得MM1到MM3間的路徑長(zhǎng)度最小化，可以更好地優(yōu)化路徑延時(shí)。

圖9b為頂層使用穿通技術(shù)時(shí)的連接視圖，路徑從MM1內(nèi)輸出穿過(guò)MM2整個(gè)模塊進(jìn)入到MM3，完成整條路徑的數(shù)據(jù)傳輸。圖9c為使用穿通技術(shù)在模塊MM2內(nèi)的連接視圖，路徑在MM2內(nèi)按直線路徑傳輸。

Figure 9 View of using feedthrough technology on cross-module long-tem

表3為MM1到MM3間的一條路徑，分別按直線路徑使用穿通技術(shù)的中繼器插入和按繞線路徑通過(guò)頂層的中繼器插入的路徑延時(shí)。繞線的情況下，路徑中插入了20級(jí)反相器；使用穿通技術(shù)后，總路徑變短，插入的反相器為10級(jí)。繞線時(shí)反相器鏈延時(shí)為0.526 ns，數(shù)據(jù)到達(dá)時(shí)間為1.264 ns，路徑總延時(shí)為0.851 ns；使用穿通技術(shù)后反相器鏈延時(shí)為0.275 ns，數(shù)據(jù)到達(dá)時(shí)間為1.014 ns，路徑總延時(shí)為0.601 ns。與繞線時(shí)的路徑相比，使用穿通技術(shù)后路徑上反相器數(shù)目減少了10級(jí)；反相器鏈的延時(shí)減小了0.251 ns，總的路徑延時(shí)減小了0.250 ns，反相器鏈的延時(shí)降低了47.7%，路徑總延時(shí)降低了29.4%。穿通技術(shù)的使用有效地優(yōu)化了長(zhǎng)線數(shù)據(jù)通路的延時(shí)，在YHFT-XX芯片跨模塊路徑的優(yōu)化中起到了顯著的作用。

4 結(jié)束語(yǔ)

本文對(duì)40 nm工藝不同尺寸、不同線長(zhǎng)下的中繼器插入的延時(shí)優(yōu)化進(jìn)行實(shí)驗(yàn)，得出了不同類型中繼器中延時(shí)優(yōu)化效果較好的單元，并將實(shí)驗(yàn)結(jié)果結(jié)合YHFT-XX芯片的工程進(jìn)行了靈活運(yùn)用。在實(shí)際示例中，通過(guò)規(guī)整的中繼器插入優(yōu)化了長(zhǎng)線上插入的中繼器單元以及單元間的間距，降低了路徑上的延時(shí)；在跨模塊的長(zhǎng)線路徑優(yōu)化中，采用feedthrough技術(shù)，壓縮了路徑的長(zhǎng)度，有效減少了路徑的總延時(shí)，加快了芯片在時(shí)序上的收斂。

Table 3 Path delay of using feedthrough in long-term optimization

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ZHAN Wu,born in 1989,MS candidate,his research interest includes IC physical design.

劉祥遠(yuǎn)(1977-),男，江西會(huì)昌人，博士，副研究員，研究方向?yàn)楦咝阅芗呻娐冯娐贰⒃O(shè)計(jì)及自動(dòng)化。E-mail:liuxy@nudt.edu.cn

LIU Xiang-yuan,born in 1977,PhD,associate research fellow,his research interests include high-performance integrated circuits, and circuit design automation.

Delay optimization for long wire in YHFT-XX chip

ZHAN Wu，LIU Xiang-yuan，GUO Yang，DING Yan-ping

(College of Computer,National University of Defense Technology,Changsha 410073,China)

Aiming at that there are many long paths in YHFT-XX chip, the optimization of long wires in physical design is studied.The effect of three kinds of repeater insertion is studied,and the optimal sizes of repeaters and delays of different long wires after repeater insertion are obtained.Combined with the concrete engineering practice,the obtained results are used to optimize the delay of long paths. Regular repeater insertion is used to optimize the repeaters and the gaps between repeaters for the sake of reducing the path delay.Feedthrough technique is used to optimize the repeater insertion across modules,thus effectively reducing the delay and improving the timing performance of the chip.

repeater;long interconnect;optimization;delay

1007-130X(2015)01-0023-05

2014-08-10;

2014-10-11

TN47

A

10.3969/j.issn.1007-130X.2015.01.004

詹武(1989-),男，湖北黃岡人，碩士生，研究方向?yàn)榧呻娐肺锢碓O(shè)計(jì)。E-mail:zwinchina@163.com

通信地址：410073 湖南省長(zhǎng)沙市國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院學(xué)員6隊(duì)

Address:College of Computer,National University of Defense Technology,Changsha 410073,Hunan,P.R.China