基于靜電防護(hù)的TVS保護(hù)電路與電容保護(hù)電路的對(duì)比評(píng)估

孫紅艷++童瑞婷++謝偉

摘 要：針對(duì)靜電放電（ESD）電流對(duì)設(shè)備內(nèi)部芯片造成的功能性破壞，該文基于靜電放電電流在電路板中傳導(dǎo)的電氣模型，并對(duì)靜電放電波形進(jìn)行頻譜分析，分析表明靜電放電干擾含有大量高頻成分，豐富的高頻成分會(huì)干擾到設(shè)備的正常工作。然后，通過(guò)對(duì)比分析了典型的TVS電路和電容電路對(duì)ESD電流的抑制能力，并從理論和實(shí)驗(yàn)進(jìn)行分析驗(yàn)證。實(shí)驗(yàn)結(jié)果表明，兩者的濾波效果在頻域和時(shí)域兩個(gè)方面有著一定的差別。該文在此基礎(chǔ)上提出基于TVS和電容的芯片級(jí)保護(hù)方案，為產(chǎn)品的設(shè)計(jì)和整改提供借鑒。

關(guān)鍵詞：靜電放電 濾波 頻譜分析 靜電放電保護(hù)

中圖分類號(hào)：TN432 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1672-3791（2014）11（c）-0092-03

隨著半導(dǎo)體工藝的不斷發(fā)展，設(shè)備的工作電壓越來(lái)越低，隨之而來(lái)的ESD耐壓能力也越來(lái)越差，由于ESD導(dǎo)致的電子設(shè)備功能失效或損壞的情況頻頻出現(xiàn)[1]。TVS是一種新型高效電路保護(hù)器件，它具有極快的響應(yīng)時(shí)間（亞納秒級(jí)）和相當(dāng)高的浪涌吸收能力。當(dāng)它的兩端經(jīng)受瞬間的高能量沖擊時(shí)，TVS能以極高的速度把兩端間的阻抗值由高阻抗變?yōu)榈妥杩?，以吸收一個(gè)瞬間大電流，從而把它的兩端電壓箝制在一個(gè)預(yù)定的數(shù)值上，以保護(hù)后面的電路元件不受瞬態(tài)高壓尖峰脈沖的沖擊。傳統(tǒng)的電容濾波也可以起到ESD保護(hù)作用，相比于TVS，其特點(diǎn)是體積小，成本低，易更換，不用考慮結(jié)電容問(wèn)題[2]。

1 靜電防護(hù)原理與建模

靜電放電通過(guò)兩種渠道在傳播，一種是感應(yīng)的空氣放電；另外一種是傳導(dǎo)，感應(yīng)的空氣放電主要防護(hù)措施是屏蔽，主要考慮結(jié)構(gòu)等方面的問(wèn)題；傳導(dǎo)的防護(hù)主要是吸收，一方面在入口處需要旁路低阻抗電路，另一方面需要對(duì)工作電壓進(jìn)行嵌位。

GB17626.2中對(duì)ESD抗擾度試驗(yàn)用的模型為HBM人體金屬模型，為150 pf典型值電容與人體電阻330 Ω串聯(lián)組成。為了精確得到實(shí)際的放電波形，還必須考慮分布參數(shù)的影響[3]。ESD發(fā)生器的電氣模型如圖1（a）所示。其中C1和R1為充電電容與充電電阻，C2與C3為發(fā)生器和放電部位的對(duì)地電容，L1和L2為自感，L3與R3為接地回路阻抗。

進(jìn)行Simulink建模，并測(cè)量50 Ω負(fù)載上實(shí)際所受的干擾電壓，得到的仿真結(jié)果與實(shí)測(cè)結(jié)果的對(duì)比如圖1（b，c）所示。

FFT的計(jì)算結(jié)果與測(cè)量得到得頻譜對(duì)比如圖2所示。由此可見(jiàn)，ESD放電具有上升時(shí)間短、高電壓、大電流的特點(diǎn)，在電路頻域變換中我們看到靜電放電電流有將近1 GHz的帶寬。靜電放電干擾含有大量高頻成分，豐富的高頻成分會(huì)干擾到設(shè)備的正常工作。這對(duì)分析發(fā)生器性能和濾波器的設(shè)計(jì)有重要意義。

2 基于時(shí)域的TVS保護(hù)電路與電容保護(hù)電路

2.1 基于時(shí)域的TVS保護(hù)電路

建立如圖3所示的仿真模型，放電電壓為2 kV，可以得到理想TVS濾波后干擾電壓近似為一條直線，靜電放電電流幾乎被完全泄放，但實(shí)際中我們還需考慮泄流通路中寄生電感的影響。由于ESD電流具有很陡的上升沿，根據(jù)U=L·dI/dt，在負(fù)載端將產(chǎn)生很高的電壓過(guò)沖。對(duì)于TVS濾波，忽略TVS導(dǎo)通時(shí)的阻抗，根據(jù)公式（1），可以估算出負(fù)載端的電壓表達(dá)式為[4]：

其中，L為寄生電s感，。

若Ls=20 nh，此時(shí)的干擾電壓劍峰將達(dá)到200 V，如圖4所示。實(shí)際測(cè)得的波形如圖5（a）所示。

2.2 基于時(shí)域的電容保護(hù)電路

建立如圖3所示的仿真模型，放電電壓為2 kV，可以得到理想電容濾波后的干擾電壓呈指數(shù)光滑增長(zhǎng)。實(shí)際電路中依然要考慮泄流通路中寄生電感的影響，實(shí)際測(cè)得的波形如圖5（b）所示。

2.3 對(duì)比分析

通過(guò)對(duì)比ESD被濾波前后，可以看出TVS與1uf電容均能達(dá)到很好的抑制效果。圖5中可以看到，TVS起到了對(duì)被保護(hù)器件的嵌位功能，干擾電壓由震蕩過(guò)渡到嵌位區(qū)，最后衰減至零，而電容濾波使干擾電壓迅速衰減至零。

3 基于頻域的TVS保護(hù)電路與電容保護(hù)電路

3.1 基于頻域的電容保護(hù)電路

設(shè)源阻抗和負(fù)載阻抗為50 Ω（匹配），考慮到實(shí)際電路電容寄生電感的存在，到達(dá)某一諧振頻率后電容便呈現(xiàn)感性，電容的濾波效果會(huì)隨著頻率增大而降低，即公式表示為：

運(yùn)用矢量網(wǎng)絡(luò)分析儀測(cè)得的1 uf電容1 GHZ內(nèi)S21參數(shù)（傳輸系數(shù)）如圖6（a）所示。（a）中10 MHz處是諧振頻率造成的轉(zhuǎn)折點(diǎn)?；疑珔^(qū)域是大于10 dB的衰減，對(duì)應(yīng)頻譜圖中的100 MHz低頻段。

3.2 基于頻域的TVS保護(hù)電路

選用的TVS在1 GHz內(nèi)S21參數(shù)測(cè)量如圖6（b）所示。圖中100 MHz處是諧振頻率造成的轉(zhuǎn)折點(diǎn)。灰色區(qū)域是大于10dB的衰減。

3.3 對(duì)比分析

100MHz低頻段是ESD電流頻譜的主要成分。而1 uf電容和TVS在100 MHz內(nèi)都有大于10 dB的電壓衰減。由圖7的對(duì)比分析，1 uf電容和TVS都能對(duì)ESD電流的全頻段起到濾波作用。TVS的頻譜圖從16 dB處開(kāi)始衰減，而電容的頻譜圖從8 dB處開(kāi)始衰減，與1 uf電容相比，TVS在前50 MHz的濾波特性不如電容，但在50 MHz以后衰減的比電容略快。由于TVS在工作狀態(tài)下呈低阻抗，ESD的直流分量可以通過(guò)TVS泄放，而1uf電容的時(shí)間常數(shù)ζ很大，電容也可以泄放ESD的直流分量。

4 TVS與電容在電路中進(jìn)行ESD保護(hù)的方案

對(duì)于某一芯片來(lái)說(shuō)，ESD可能發(fā)生在I/O，Vss和Vdd上，在ESD電路設(shè)計(jì)中，既要防止ESD從信號(hào)端口進(jìn)入芯片，又要防止ESD從源或地線上竄入設(shè)備內(nèi)部[5]。如圖7所示，當(dāng)ESD發(fā)生在地線上時(shí)，會(huì)使地線電壓提高，影響芯片正常工作。在源地之間并聯(lián)一個(gè)TVS和一個(gè)電容，既能為源端的ESD提供泄流路徑，也能保證源和地的電位差不發(fā)生突變。endprint

根據(jù)前面的描述，本文給出一種PCB布線中的ESD問(wèn)題設(shè)計(jì)和整改方案，通過(guò)兩個(gè)低結(jié)電容的二極管將I/O端的ESD引到源或地上，TVS可以為源到地之間提供低阻抗泄放通道，用電容穩(wěn)定源和地之間電位差，防止ESD通過(guò)地彈竄入芯片中。同時(shí)應(yīng)盡量減少分流路徑的長(zhǎng)度，以減少寄生電感的影響。如圖8所示。

5 結(jié)論

本文通過(guò)典型的1uf電容和TVS保護(hù)電路的對(duì)比，從頻域和時(shí)域兩個(gè)方面分析其各自的優(yōu)劣性，通過(guò)仿真及實(shí)驗(yàn)可以看出TVS和電容對(duì)ESD傳導(dǎo)電流都有著明顯的抑制能力，但卻有不同的抑制效果。兩者在頻域內(nèi)對(duì)高次諧波的抑制有著微弱的差別，這意味著兩者仍然會(huì)泄露不同頻段的干擾成分進(jìn)入芯片內(nèi)部。該文最后提出一種簡(jiǎn)單的芯片級(jí)ESD保護(hù)電路，利用TVS泄放大電流的特點(diǎn)和電容穩(wěn)定電壓的作用，為產(chǎn)品設(shè)計(jì)和整改提供借鑒。

參考文獻(xiàn)

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[2] Yoshida，Takahiro and Masui， Noriaki. A study on system-level ESD stress simulation using circuit simulator [J].In： Asia-Pacific International Symposium and Exhibition on Electromagnetic Compatibility： APEMC 2013.Barton， A.C.T.：Engineers Australia，2013：224-227.

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[5] Lin C Y， Chu L W， Tsai S Y，et al. Design of Compact ESD Protection Circuit for V-Band RF Applications in a65-nm CMOS Technology[J].Device and Materials Reliability，IEEE Transactions on， 2012，12（3）：554-561.endprint