高速電路設(shè)計(jì)研究

黃繼承，黃繼文，彭星波，張 特

（1.菏澤高級(jí)技工學(xué)校，山東菏澤274000；2.武漢郵電科學(xué)研究院光纖通信技術(shù)與網(wǎng)絡(luò)國家重點(diǎn)實(shí)驗(yàn)室，湖北 武漢430074；3.華中科技大學(xué)計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院，湖北武漢430074）

0 概 述

隨著半導(dǎo)體工藝的發(fā)展，器件的工作頻率越來越高，使得高速PCB的設(shè)計(jì)成為產(chǎn)品設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)。低頻電路設(shè)計(jì)時(shí)，電源和地可以按理想情況處理，過孔自身的ESL和ESR可以忽略不計(jì)，傳輸線也可以不考慮阻抗匹配。而在高頻電路設(shè)計(jì)時(shí)，電源完整性和信號(hào)完整性緊密相關(guān)。地反彈噪聲太大、去耦電容的設(shè)計(jì)不合適、回路影響很嚴(yán)重、多電源／地平面的分割不好、地層設(shè)計(jì)不合理、電流不均勻、阻抗不匹配等都可能成為電路設(shè)計(jì)的嚴(yán)重問題。本文理論結(jié)合實(shí)際，從疊層、阻抗匹配、走線、過孔設(shè)計(jì)、電源等多方面講述了PCB電路設(shè)計(jì)的方法。

1 疊層設(shè)計(jì)

在設(shè)計(jì)多層PCB電路板之前，設(shè)計(jì)者首先會(huì)對(duì)元器件進(jìn)行預(yù)布局，結(jié)合其他EDA工具分析電路板的布線密度、有特殊布線要求的信號(hào)線的數(shù)量和種類，確定信號(hào)層的層數(shù)；然后根據(jù)電源的種類、來確定電源層的層數(shù)；根據(jù)電源的種類隔離和抗干擾的要求確定內(nèi)電層的數(shù)目。這樣，整個(gè)電路板的板層數(shù)目就基本確定了。多層板設(shè)計(jì)一般遵循以下幾個(gè)設(shè)計(jì)規(guī)則［1］：①每個(gè)信號(hào)層都與平面相鄰；②信號(hào)層與與相鄰平面成對(duì)；③電源層和地層相鄰并成對(duì)；④高速信號(hào)埋伏在平面層中間，減少輻射；⑤使用多個(gè)底層，減少地阻抗和共模輻射。表1給出了多層板疊層結(jié)構(gòu)參考表。

表1 多層板疊層結(jié)構(gòu)參考表

二層PCB板，因其EMC效果最差，一般用于低速電路設(shè)計(jì)。本文主要以四層板為例，講解一下PCB板層設(shè)計(jì)。

表1中的第一種結(jié)構(gòu)應(yīng)當(dāng)是四層板中最好的。因?yàn)轫攲雍偷讓佣际堑貙?，?duì)EMI有屏蔽作用，同時(shí)電源層和地層距離很近，電源內(nèi)阻較小，取得最佳效果。當(dāng)PCB板密度較大或者功耗較大時(shí)不適合采用這種疊層結(jié)構(gòu)。表1中的第2種結(jié)構(gòu)是最常用的。但從板的結(jié)構(gòu)上看，也不適用于高速數(shù)字電路設(shè)計(jì)。因?yàn)樵谶@種結(jié)構(gòu)中，電源層與接地層的間距仍然過大，不易保持低電源阻抗。在此種結(jié)構(gòu)中，由于輻射是向空間的，需加屏蔽板，才能減少EMI。表1中的第3種結(jié)構(gòu)，S1層上信號(hào)線質(zhì)量最好，S2次之，對(duì)EMI有屏蔽作用，但電源阻抗較大。此板能用于全板功耗大和在干擾源或者說緊臨著干擾源的情況下。

除了板層設(shè)計(jì)之外，高速電路對(duì)PCB板材有更高的要求。商用無線通信要求使用低成本的板材、穩(wěn)定的介電常數(shù)（εr變化誤差在±1～2%間）、低的介電損耗（0.005以下）。具體到PCB板材，目前可供選用的板材很多，它們使用的場合各不相同。如FR4用于1GHz以下混合信號(hào)電路、多脂氟乙烯PTFE多用于多層高頻電路板、聚四氟乙烯玻璃布纖維F4用于微波電路雙面板、改性環(huán)氧樹脂F(xiàn)R4用于家用電器高頻頭（500 MHz以下）。FR4板材易加工、成本低、便于層壓，得到了廣泛應(yīng)用。為了挑戰(zhàn)日益激烈的市場競爭，設(shè)計(jì)者必須在材料性能、成本、加工工藝難易及成品板的可靠性間采取折衷。

在使用高頻板制作時(shí)，建議表面工藝優(yōu)先選擇鍍金、沉金、噴錫、OSP工藝。因?yàn)閲婂a和無鉛噴錫工藝溫度比較高，高頻板容易有起泡等現(xiàn)象出現(xiàn)。從平整度對(duì)比：鍍金、沉金、噴錫（HAL）依次遞減；從可焊性上對(duì)比：鍍金、沉金、噴錫（HAL）依次遞增。可焊性好和平整度高的OSP工藝（涂覆有機(jī)可焊保護(hù)劑），但因自身抗氧化能力不行，一般只作樣板。PCB板必須設(shè)計(jì)Mark點(diǎn)，否則將導(dǎo)致貼片效率和精度降低。PCB產(chǎn)品質(zhì)量分為三級(jí)：一級(jí)主要用于通用電子產(chǎn)品；二級(jí)主要用于專業(yè)用途的電子產(chǎn)品；三級(jí)主要用于高可靠性電子產(chǎn)品。一般通信電子產(chǎn)品選擇PCB二級(jí)。

2 阻抗匹配與端接

在高速PCB設(shè)計(jì)中，阻抗的匹配與否關(guān)系到信號(hào)的質(zhì)量優(yōu)劣。對(duì)于低頻電路一般不考慮傳輸線的阻抗匹配，只考慮信號(hào)源跟負(fù)載之間的阻抗匹配。因?yàn)榈皖l信號(hào)的波長很長，傳輸線相對(duì)于它很短，反射可以不考慮。但在高頻電路中，必須考慮傳輸線的阻抗匹配。高頻信號(hào)的波長很短，當(dāng)高頻信號(hào)波長可以和傳輸線長度相比擬時(shí)，反射信號(hào)就會(huì)疊加在原信號(hào)上改變原信號(hào)的形狀。何為高速信號(hào)呢?一般認(rèn)為如果信號(hào)的上升／下降時(shí)間（按10%～90%計(jì)）小于6倍導(dǎo)線延時(shí)，就是高速信號(hào)，必須注意阻抗匹配的問題。導(dǎo)線延時(shí)一般取值為150 ps／inch。表2提供了相關(guān)技術(shù)參數(shù)的上升下降時(shí)間。

表2 高速信號(hào)上升下降時(shí)間

阻抗匹配是指在能量傳輸時(shí)，要求負(fù)載阻抗要和傳輸線的特征阻抗相等，此時(shí)的傳輸不會(huì)產(chǎn)生反射，電路將獲得最大的能量傳輸。反之則在傳輸中有能量損失，損失的能量反射回來，可能導(dǎo)致高速電路中出現(xiàn)振鈴現(xiàn)象［2］。傳輸線的特征阻抗是指信號(hào)沿傳輸線傳播時(shí)同一點(diǎn)的電壓電流比。傳輸線特征阻抗與它所在的板層、走線寬度、覆銅厚度、PCB所用的材質(zhì)（介電常數(shù)）、導(dǎo)線與其最近的參考平面的距離等因素有關(guān)，與傳輸線的長度，以及信號(hào)的幅度、頻率等均無關(guān)。在PCB板上，傳輸線一般分為兩種：微帶線（microstrip）和帶狀線（stripline）。它們的特征阻抗可以使用軟件計(jì)算，allergro計(jì)算阻抗相對(duì)于Polar Si8000這樣的專業(yè)軟件還是誤差比較大。由于PCB的各個(gè)廠家工藝水平不一樣，計(jì)算出來的阻抗值有一定誤差。高速PCB布線中，把數(shù)字信號(hào)的走線阻抗設(shè)計(jì)為50Ω，10%的誤差。規(guī)定同軸電纜基帶50Ω，頻帶75Ω，對(duì)絞線（差分）為100Ω。

為了避免信號(hào)在傳輸線上傳輸時(shí)發(fā)生反射，需要把PCB傳輸線做成受控的傳輸線，并且保證特性阻抗不發(fā)生變化，把PCB板做成受控阻抗的電路板。在實(shí)際應(yīng)用中，一方面盡量使PCB線各處的特性阻抗保持一致（比如：關(guān)鍵信號(hào)線少打過孔）；另一方面PCB線的特性阻抗和輸出阻抗、負(fù)載阻抗的不匹配采用終端匹配的方法來解決，也可以通過計(jì)算改變傳輸線的特性阻抗來解決。

實(shí)現(xiàn)高速信號(hào)傳輸?shù)淖杩蛊ヅ淇捎卸喾N方法：采用串聯(lián)源端阻抗匹配消除傳輸線路的二次反射；采用簡單并聯(lián)端接、戴維南并聯(lián)端接、RC終端匹配等方式實(shí)現(xiàn)終端的阻抗匹配。選擇合適的總線終端匹配技術(shù)是保證數(shù)字系統(tǒng)性能最關(guān)鍵的要素。不合適的總線終端匹配技術(shù)可能導(dǎo)致信號(hào)振蕩和階梯效應(yīng)，而這些效應(yīng)的出現(xiàn)都會(huì)引起錯(cuò)誤的觸發(fā)，從而導(dǎo)致最終數(shù)據(jù)的錯(cuò)誤。

3 走線設(shè)計(jì)

PCB走線的好壞將直接影響到整個(gè)系統(tǒng)的性能，布線在高速PCB設(shè)計(jì)中是至關(guān)重要的。布線的好壞在一定程度上影響著電路板的性能。低頻電路和高頻電路的特性有一些區(qū)別。在低頻下，電流是沿著電阻最小的路徑流回，而在高頻下，電流是沿著電感最小的回路流回，也是阻抗最小的路徑，表現(xiàn)為回路電流集中分布在信號(hào)走線的正下方［3］。因此對(duì)關(guān)鍵的信號(hào)線都要保證地平面的完整性以降低回流阻抗。電容的過孔要盡量靠近焊盤，連接電容和過孔的線要短而寬。電容之間不能共用過孔，每個(gè)過孔都要有自己單獨(dú)的回流途徑，以防止干擾。鄰層最好不要有平行的走線，交叉線盡量少。重要的信號(hào)線盡可能避免不必要的過孔，盡可能在內(nèi)層走高速線以降低EMI。時(shí)鐘的走線越短越好，最好做包地處理。

直角走線是PCB走線中要盡量避免的情況。從原理上說，直角走線會(huì)使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)?？偟膩碚f，在1 GHz以下的應(yīng)用中，直角走線產(chǎn)生的任何諸如電容、反射、EMI等效應(yīng)在TDR測試中幾乎體現(xiàn)不出來，而到10 GHz以上的RF設(shè)計(jì)領(lǐng)域，這些小小的直角都可能成為高速問題的重點(diǎn)對(duì)象。差分走線因抗干擾能力強(qiáng)，有效抑制EMI和時(shí)序定位精確等優(yōu)點(diǎn)，而在高速電路設(shè)計(jì)中應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號(hào)往往都要采用差分結(jié)構(gòu)設(shè)計(jì)。在PCB電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占10%～20%的耦合度，更多的還是對(duì)地的耦合，所以差分走線的主要回流路徑還是存在于地平面。因此對(duì)于差分信號(hào)，間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對(duì)時(shí)序的影響要大得多。PCB差分走線的設(shè)計(jì)中最重要的規(guī)則就是匹配線長，其它的規(guī)則都可以根據(jù)設(shè)計(jì)要求和實(shí)際應(yīng)用進(jìn)行靈活處理。蛇形線也是高速PCB設(shè)計(jì)中經(jīng)常使用的一類走線方式，其主要用于調(diào)節(jié)延時(shí)，以滿足系統(tǒng)時(shí)序設(shè)計(jì)要求。但是蛇形線會(huì)破壞信號(hào)質(zhì)量，所以布線時(shí)要盡量避免使用。

4 過孔設(shè)計(jì)

過孔是多層PCB設(shè)計(jì)中的一個(gè)重要因素，過孔一般又分為三類：盲孔、埋孔和通孔。在低速PCB設(shè)計(jì)中，過孔的寄生電容和寄生電感對(duì)PCB設(shè)計(jì)的影響較小［4］。但在高速PCB設(shè)計(jì)中，看似簡單的過孔常常對(duì)電路性能影響很大。過孔自身對(duì)地的寄生電容主要是延長了信號(hào)的上升時(shí)間，降低了信號(hào)的速度，寄生電容值越大則影響越大。一般情況下，在高速數(shù)字電路的設(shè)計(jì)中，過孔的寄生電容帶來的危害往往小于寄生電感。過孔自身存在的寄生串聯(lián)電感會(huì)削弱旁路電容的作用，減弱整個(gè)電源分配系統(tǒng)的濾波效果。就寄生電感值而言，過孔的直徑對(duì)電感的影響較小，而對(duì)電感影響最大的是過孔的長度，所以減小PCB厚度對(duì)于降低過孔寄生電感有一定效果。一般情況下，所有通孔盡量不上焊盤，以免造成焊接時(shí)反面漏錫的現(xiàn)象；在底層和頂層均是焊盤的情況下，可以在焊盤上打孔。為了減小過孔的寄生效應(yīng)帶來的不利影響，在設(shè)計(jì)中可以盡量做到：

（1）從設(shè)計(jì)需要、成本以及信號(hào)質(zhì)量多方面綜合考慮，選擇合適大小的過孔。對(duì)于一般的PCB設(shè)計(jì)來說，可以選用10／20Mil（鉆孔／焊盤）的過孔，而對(duì)于一些高密度的板子，也可以使用8／18Mil的過孔。目前技術(shù)條件下，很難使用更小尺寸的過孔了。對(duì)于電源或地線的過孔則可以考慮使用15／30Mil的過孔，以減小阻抗。

（2）PCB上的關(guān)鍵信號(hào)線盡可能避免非必要的過孔。在電源和地的管腳附近打過孔，過孔和管腳之間的引線要短而寬，以減小阻抗。在信號(hào)換層的過孔附近放置一些接地的過孔，以便為信號(hào)提供最近的回路。圖1是一個(gè)π型濾波電路布局，電容接地附近放置多個(gè)電容，電容和過孔之間的連線短而寬。

圖1 濾波電路布局

在設(shè)計(jì)過孔時(shí)應(yīng)從成本，信號(hào)質(zhì)量以及PCB廠家工藝等方面綜合考慮。過孔越小，板上的空間就越大，同時(shí)過孔的寄生電容也越小，對(duì)高速信號(hào)的影響就越小。采用非導(dǎo)穿孔會(huì)增加成本，同時(shí)過孔的大小也受到PCB廠家鉆孔和電鍍工藝技術(shù)的制約，因此高速PCB的過孔設(shè)計(jì)應(yīng)該均衡考慮。

5 電源設(shè)計(jì)

電源分配網(wǎng)絡(luò)也是設(shè)計(jì)高速系統(tǒng)板時(shí)需要考慮的重要問題。理想電壓源的阻抗為零，零阻抗使得電流在傳輸過程中無壓降損失，從而負(fù)載電壓使得電壓源電壓相等。而實(shí)際的電壓源在整個(gè)電源分配系統(tǒng)中一定有以電阻、電感或者電容形式存在的阻抗。

電源設(shè)計(jì)的目的是盡可能減小電源分配網(wǎng)絡(luò)中的阻抗。常用的電源分配方法有電源總線法和電源位面法兩種方法。一般來說，從阻抗特征上講，電源位面法阻抗小些；不過，從實(shí)用性上講，總線法更好一些。電源總線系統(tǒng)中每種電壓級(jí)別所需要的線路數(shù)目根據(jù)系統(tǒng)設(shè)備需要的不同而不同。電源位面系統(tǒng)是由多個(gè)覆銅層或者覆銅層的部分組成的。每個(gè)不同電壓級(jí)別需要一個(gè)單獨(dú)的整塊或部分覆銅層。早期設(shè)計(jì)一般采用電源總線系統(tǒng)，相對(duì)而言，整個(gè)覆銅層做電源層，成本比較高。電源層和信號(hào)層在同一層，電源線相對(duì)于電源層而言，電源線比較窄，電源線寬越窄，阻抗越大。盡管電源線的阻抗很小，但是對(duì)PCB板的電源分配仍然很大。例如，一塊供應(yīng)總電壓為5 V的PCB板，可能在總線最初給設(shè)備供電時(shí)的電壓為5 V，但在最后為總線供電的電壓變?yōu)?.5 V。而電源位面系統(tǒng)使用的是整個(gè)或部分覆銅層，相比帶有同樣多設(shè)備的總線系統(tǒng)，電源層阻抗只是總線阻抗的一個(gè)零頭。因此，電源位面系統(tǒng)的性能更好［5］。電源總線法由于電流被限制在供電網(wǎng)絡(luò)總線的路線中，每個(gè)系統(tǒng)設(shè)備產(chǎn)生的噪聲都將被帶入供電線路中并影響到其他的系統(tǒng)設(shè)備。而電源位面系統(tǒng)中，電流分布在整個(gè)層上。由于整體阻抗小，電源位面系統(tǒng)產(chǎn)生的噪聲比總線系統(tǒng)的更小。

僅僅靠電源分配系統(tǒng)是無法減小系統(tǒng)設(shè)備產(chǎn)生的噪聲。不論使用怎樣的電源分配方案，整個(gè)系統(tǒng)都會(huì)產(chǎn)生噪聲，因此需要額外的過濾措施，例如濾波電容。一般來說，在系統(tǒng)的電源接入端放一個(gè)1μF～10μF的電容。在高頻環(huán)境下工作的有源器件，往往有一個(gè)以上的電源引腳，這個(gè)時(shí)候一定要注意在每個(gè)電源的引腳附近設(shè)置單獨(dú)的去耦電容，容值在100 nF左右。在電路板空間允許的情況下，建議每個(gè)引腳使用兩個(gè)去偶電容，容值分別為1 nF和100 nF。一般使用材質(zhì)為X5R或者X7R的陶瓷電容。選擇在高頻環(huán)境下工作的元器件時(shí)，盡可能使用表貼0402器件，因?yàn)楸碣N元件一般體積小，元件的引腳很短。這樣可以盡可能減少元件引腳和元件內(nèi)部走線帶來的附加參數(shù)的影響。尤其是分立的電阻、電容、電感元件，使用較小的封裝有利于提高電路的穩(wěn)定性和一致性。例如，對(duì)于同一個(gè)有源器件，不同的電源引腳可能為這個(gè)器件（芯片）中不同的功能模塊供電，而芯片中的各個(gè)功能模塊可工作在不同的頻率上。為了防止不同器件之間產(chǎn)生的噪聲互相干擾，在有源器件的每個(gè)功能模塊的供電引腳除了采用單獨(dú)的去耦電容外，最好再添加一個(gè)電感磁珠（10μH左右），消除線路噪聲，同時(shí)防止器件產(chǎn)生的噪聲串到線路上相互干擾。如圖2所示，在電源附近都添加了電容，電源電路上添加了電感磁珠，電容離電源越近，電容的濾波效果就越好。

圖2 π型濾波電路

6 結(jié) 語

高頻電路隨著信號(hào)頻率的提升，信號(hào)的波長不斷減小。當(dāng)信號(hào)波長減小到可以與電路板傳輸線長度相比擬時(shí)，高速PCB信號(hào)將面臨信號(hào)的過沖、下沖、振鈴、延遲和單調(diào)性等問題。與此同時(shí)，當(dāng)高速信號(hào)傳輸時(shí)，PCB板上電源層與地層間的電壓在PCB板的各處都不盡相同，從而影響到IC芯片的供電，導(dǎo)致芯片的邏輯錯(cuò)誤。

為了保證高速器件的正確工作，電路設(shè)計(jì)時(shí)應(yīng)該保證信號(hào)的完整性，消除電壓的波動(dòng)，保持低阻抗的電源分配路徑。本文從疊層設(shè)計(jì)、阻抗匹配與端接、走線設(shè)計(jì)、電源設(shè)計(jì)、過孔設(shè)計(jì)等五個(gè)方面，理論結(jié)合實(shí)際，提出了對(duì)高速電路設(shè)計(jì)處理的方法，對(duì)于高速PCB電路設(shè)計(jì)有一定的借鑒意義。

［1］周潤景.Cadence PCB設(shè)計(jì)與制板［M］.北京：電子工業(yè)出版社，2005.

［2］Dougl Brooks.信號(hào)完整性問題和印制電路板設(shè)計(jì)［M］.北京：機(jī)械工業(yè)出版社，2005.

［3］夏 凡.高速數(shù)字電路中的信號(hào)完整性設(shè)計(jì)［D］.南京：南京理工大學(xué)，2006.

［4］侯瑩瑩，關(guān)丹丹.高速PCB中的過孔設(shè)計(jì)研究［J］.電子與封裝，2009，9（08）：20-22.

［5］王海秀.基于DSP的無陀螺捷聯(lián)慣導(dǎo)系統(tǒng)的硬件設(shè)計(jì)［D］.哈爾濱：哈爾濱工程大學(xué)，2007.