基于FPGA的高速并行數(shù)據(jù)傳輸系統(tǒng)*

趙亞范 王 坤 楊 帆 畢 濤

(1.海軍航空工程學(xué)院基礎(chǔ)實(shí)驗(yàn)部 煙臺(tái) 264001)(2.海軍航空工程學(xué)院基礎(chǔ)部 煙臺(tái) 264001)

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基于FPGA的高速并行數(shù)據(jù)傳輸系統(tǒng)*

趙亞范1王 坤2楊 帆1畢 濤1

(1.海軍航空工程學(xué)院基礎(chǔ)實(shí)驗(yàn)部 煙臺(tái) 264001)(2.海軍航空工程學(xué)院基礎(chǔ)部 煙臺(tái) 264001)

該系統(tǒng)以FPGA為核心,通過兩個(gè)彼此獨(dú)立的FPGA核心板構(gòu)成高速并行數(shù)據(jù)傳輸系統(tǒng)的發(fā)送端和接收端。傳輸協(xié)議采用12bit有效數(shù)據(jù)帶寬、5位循環(huán)冗余碼進(jìn)行校驗(yàn)編碼(CRC),總線傳輸速率可達(dá)24Mbps以上。接收端成功接收完數(shù)據(jù)后可通過液晶屏顯示數(shù)據(jù)內(nèi)容,通過RS232總線上傳至PC機(jī)進(jìn)行分析,傳輸速率9600bps。傳輸過程中通過核心板上的LED指示燈指示傳輸線路狀態(tài)。整個(gè)系統(tǒng)模塊化程度好、集成度高,充分發(fā)揮單片機(jī)靈活實(shí)用的特點(diǎn)和運(yùn)算速度快的優(yōu)勢。

FPGA; 校驗(yàn)編碼; 并行傳輸; RS232

Class Number TP274.2

1 引言

數(shù)據(jù)傳輸系統(tǒng)是硬件和軟件結(jié)合在一起的產(chǎn)物,在很多領(lǐng)域都有著廣泛的應(yīng)用,隨著通信網(wǎng)絡(luò)的不斷發(fā)展,傳統(tǒng)的數(shù)據(jù)傳輸系統(tǒng)傳輸速率低,在傳輸?shù)倪^程中不能校驗(yàn)編碼是否正確,已經(jīng)不能適應(yīng)數(shù)據(jù)傳輸業(yè)務(wù)的發(fā)展[1]。本文介紹了一種基于FPGA為核心板的高速數(shù)據(jù)傳輸系統(tǒng),可進(jìn)行并行通信,具有傳輸速率高,誤碼率低的特點(diǎn)。

2 總體方案設(shè)計(jì)

高速并行數(shù)據(jù)傳輸系統(tǒng)主要包括發(fā)送端、接收端、RS232接口、數(shù)據(jù)總線以及相應(yīng)的輸入顯示設(shè)備組成。發(fā)送端、接收端采用Cyclone EP1C6Q240c8N芯片作為主芯片,通過按鍵可以進(jìn)行通信數(shù)據(jù)設(shè)置和通信過程控制。發(fā)送端通過數(shù)碼管和LED指示燈顯示相關(guān)的發(fā)送數(shù)據(jù)和通信狀態(tài),接收端通過LCD和LED指示燈進(jìn)行相關(guān)顯示[2]。系統(tǒng)構(gòu)成框圖如圖1所示。

圖1 系統(tǒng)構(gòu)成總體框圖

發(fā)送端和接收端通過22根排線連接,其中12bit有效數(shù)據(jù)位,5bit冗余校驗(yàn)位,5根握手協(xié)議信號線,傳輸數(shù)據(jù)時(shí),發(fā)送端對12bit有效數(shù)據(jù)進(jìn)行編碼,通過握手信號詢問接收端,接收端接收到握手信號后反饋給發(fā)送端允許發(fā)送;接收端接收完一組數(shù)據(jù)(12bit)后進(jìn)行循環(huán)冗余解碼,并將解碼情況告知發(fā)送端,若錯(cuò)誤則發(fā)送端重發(fā)[3]。

在一組數(shù)據(jù)的接收過程中,如果接收端連續(xù)10次解碼錯(cuò)誤,則啟動(dòng)導(dǎo)線故障檢測邏輯,分析接收到的12bit數(shù)據(jù),并分析出導(dǎo)線故障,如兩根導(dǎo)線短接、一根導(dǎo)線斷接、或者某根導(dǎo)線恒為高或低。并將測試結(jié)果通過顯示設(shè)備顯示并報(bào)警。

3 硬件電路詳細(xì)設(shè)計(jì)與理論分析

主控模塊主要包括電源轉(zhuǎn)換模塊、FPGA芯片、4位共陽極數(shù)碼管、LED、按鍵開關(guān)、TG12864液晶顯示屏、MAX232芯片以及外圍的電阻電容等元件[4]。

圖2 通信系統(tǒng)詳細(xì)電路連接圖

5980個(gè)邏輯單元(LE)和92Kbit的片上RAM,有185個(gè)用戶I/O口,非常適合用于并行數(shù)據(jù)傳輸,晶振采用48Mhz。在數(shù)據(jù)通信時(shí),FPGA1可以發(fā)送內(nèi)置ROM文件給FPGA2,也可以通過按鍵設(shè)定隨機(jī)值進(jìn)行發(fā)送,以檢測通信效果。FPGA2接收到數(shù)據(jù)后存儲(chǔ)至RAM,并可通過LCD12864顯示,或者通過232總線發(fā)送至電腦[5～6]。

連接線hsend、hrecv、dfinishi、error、clk_tx構(gòu)成握手總線,其中hsend由FPGA1發(fā)送,為高表示告知FPGA2準(zhǔn)備接收FPGA1發(fā)送的數(shù)據(jù);hrecv由FPGA2發(fā)送至FPGA1,用于答復(fù)FPGA1可以發(fā)送數(shù)據(jù),dfinishi由FPGA2發(fā)送,用于告知解碼成功(接收成功),error由FPGA2發(fā)送,用于告知解碼錯(cuò)誤(接收失敗),請求重發(fā)[7]。

TG12864是漢字圖形點(diǎn)陣液晶顯示模塊,可顯示漢字及圖形,內(nèi)置8192個(gè)中文漢字、128個(gè)字符及64*256點(diǎn)陣顯示RAM,完全可以滿足接收端對于數(shù)據(jù)顯示的要求。設(shè)計(jì)時(shí)采用8位并行通信接口與FPGA進(jìn)行通信。

電源模塊采用LM317電壓變化模塊,輸入電壓+5V,輸出為+3.3V和+1.5V。其中1.5V電壓主要是FPGA內(nèi)置PLL電路需要的供電電壓。

4 軟件設(shè)計(jì)與分析

軟件開發(fā)環(huán)境采用ALtera公司的QuartusⅡ 11環(huán)境,接收端和發(fā)送端分別進(jìn)行獨(dú)立設(shè)計(jì)。發(fā)送端要實(shí)現(xiàn)的功能有:按鍵讀取、數(shù)碼管顯示、數(shù)據(jù)產(chǎn)生讀取、數(shù)據(jù)編碼、數(shù)據(jù)發(fā)送控制以及ROM存儲(chǔ)等[8]。在QuartusⅡ開發(fā)環(huán)境下采用Verilog HDL作為編程語言,將上述功能梳理為crc5模塊和crc5_test模塊,如圖3所示。

圖3 發(fā)送端程序模塊

crc5模塊采用5位冗余碼進(jìn)行編碼,生成多項(xiàng)式設(shè)為G(x)=x^5+x^4+x^2+1,用于實(shí)現(xiàn)12bit的有效數(shù)據(jù)的編碼和發(fā)送,crc5_test用于手動(dòng)產(chǎn)生12bit發(fā)送數(shù)據(jù),并顯示crc5模塊計(jì)算得出的5bit校驗(yàn)碼。

接收端要實(shí)現(xiàn)的功能主要包括接收數(shù)據(jù)、解碼、傳輸狀態(tài)判斷、LCD顯示、232通信等功能。功能模塊圖如圖4所示。

當(dāng)接收端接收到hsend信號時(shí),將hrecv信號置高,表示可以進(jìn)行數(shù)據(jù)通信。接收完畢后,接收端對數(shù)據(jù)進(jìn)行解碼與判斷,如果解碼正確,則將dfinish置高,高速發(fā)送端發(fā)送正確;如果解碼錯(cuò)誤,則高速發(fā)送端解碼錯(cuò)誤,發(fā)送端重發(fā)數(shù)據(jù)[9～10]。具體的通信時(shí)序圖如圖5所示。

圖4 接收端功能圖

圖5 通信時(shí)序圖

5 系統(tǒng)功能測試

為了驗(yàn)證本系統(tǒng)的可靠性,對本系統(tǒng)的誤碼率和傳輸速率進(jìn)行了測試。

表1 誤碼率測試數(shù)據(jù)

表2 傳輸速度測試數(shù)據(jù)

由表1可以看出,傳輸系統(tǒng)的誤碼率可控制在0.05%以下,由表2可以看出,系統(tǒng)的傳輸速度可達(dá)到24Mbps,實(shí)現(xiàn)了高速的特點(diǎn)。

6 結(jié)語

本系統(tǒng)著重于軟件的設(shè)計(jì),盡量提高計(jì)算速度和優(yōu)化硬件設(shè)計(jì),實(shí)現(xiàn)軟硬件的合理設(shè)置。提高系統(tǒng)的整體功能和穩(wěn)定性,系統(tǒng)以FPGA為核心器件,利用軟件編程,實(shí)現(xiàn)數(shù)據(jù)傳輸,系統(tǒng)穩(wěn)定,可靠性高,實(shí)現(xiàn)了高速并行數(shù)據(jù)傳輸功能。傳輸高效、誤碼率低、傳輸距離較長,當(dāng)導(dǎo)線出現(xiàn)問題時(shí),接收器能自行報(bào)警。數(shù)據(jù)傳輸?shù)慕Y(jié)果顯示明了,便于分析。接收器自行報(bào)警后接收端能實(shí)現(xiàn)數(shù)據(jù)糾錯(cuò)功能,傳輸速度達(dá)到24Mbps,系統(tǒng)能夠自行分析數(shù)據(jù)傳輸?shù)恼`碼率和傳輸效率。具有實(shí)際的應(yīng)用前景。

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High Speed Parallel Data Transmission System Based on FPGA

ZHAO Yafan1WANG Kun2YANG Fan1BI Tao1

(1. Department of Basic Experiment, Naval Aeronautical and Astronautical University, Yantai 264001) (2. Department of Basic, Naval Aeronautical and Astronautical University, Yantai 264001)

This system takes FPGA as the core, while the sender and the receiver of high-speed parallel data transmission system have been constituted by two independent FPGA core boards. Transfer protocol adopts 12 bit effective data bandwidth and five cyclic redundancy check code(CRC), and transmission rate of bus can reach more than 24 megabits per second. The receiver can be displayed panel data content by LCD after successfully receiving the data which is analyzed by uploading to the PC through the RS232 bus with the transmission rate 9600 BPS. The state of transmission lines is indicated through the LED indicator light on the core board in the process of transmission. The whole system with good modular degree and high integration plays full advantage of flexible and fast practical computing speed.

FPGA, check code, parellel data transmission, RS232

2015年3月5日,

2015年4月28日

趙亞范,女,工程師,研究方向:可編程邏輯器件。王坤,男,碩士研究生,講師,研究方向:可編程邏輯器件。楊帆,男,工程師,研究方向:可編程邏輯器件。畢濤,男,工程師,研究方向:可編程邏輯器件。

TP274.2

10.3969/j.issn.1672-9730.2015.09.019