基于FPGA的某ISAR成像數(shù)字中頻接收機(jī)實(shí)現(xiàn)

張慶祥，尹程，成立濤

（哈爾濱工業(yè)大學(xué)電子工程技術(shù)研究所，黑龍江哈爾濱150006）

基于FPGA的某ISAR成像數(shù)字中頻接收機(jī)實(shí)現(xiàn)

張慶祥，尹程，成立濤

（哈爾濱工業(yè)大學(xué)電子工程技術(shù)研究所，黑龍江哈爾濱150006）

根據(jù)軟件無(wú)線(xiàn)電理論設(shè)計(jì)了一種應(yīng)用于逆合成孔徑雷達(dá)成像系統(tǒng)的數(shù)字化中頻接收機(jī)，提出了一種可變抽取因子的數(shù)字下變頻方案，可以大大提高接收機(jī)系統(tǒng)的靈活性。該數(shù)字化中頻接收機(jī)最終在Xilinx Virtex-6 FPGA上實(shí)現(xiàn)，可保證在不發(fā)生頻譜混疊的情況下將中心頻率為105 MHz，帶寬0～20 MHz之間可變的中頻信號(hào)下變頻為低數(shù)據(jù)率的數(shù)字零中頻信號(hào)。系統(tǒng)提供2～84之間共14種不同的抽取因子，可以根據(jù)輸入信號(hào)帶寬進(jìn)行配置。測(cè)試結(jié)果表明，該系統(tǒng)設(shè)計(jì)正確且無(wú)虛假動(dòng)態(tài)范圍大于90 dB。

數(shù)字中頻接收機(jī)；數(shù)字下變頻；多速率信號(hào)處理；抽取因子

0 引言

傳統(tǒng)的模擬中頻接收機(jī)由于模擬器件和電路的不穩(wěn)定性，正交混頻時(shí)很難實(shí)現(xiàn)同相/正交（Inphase/ Quadrature，I/Q）通道幅度和相位的良好平衡，直接影響到接收機(jī)的動(dòng)態(tài)范圍等性能指標(biāo)[1]。隨著數(shù)字信號(hào)處理器件的發(fā)展，數(shù)字中頻接收機(jī)由于具有精確、可靠、靈活、體積小、成本低等優(yōu)點(diǎn)逐漸取代模擬中頻接收機(jī)成為雷達(dá)系統(tǒng)的一個(gè)關(guān)鍵部分。根據(jù)軟件無(wú)線(xiàn)電的思想，接收機(jī)中的模/數(shù)轉(zhuǎn)換部分應(yīng)該盡可能靠近天線(xiàn)[2]，但是，目前的模/數(shù)轉(zhuǎn)換器件還無(wú)法滿(mǎn)足對(duì)射頻信號(hào)進(jìn)行無(wú)失真采樣的條件，而且射頻采樣的直接影響就是采樣后的數(shù)據(jù)率非常大，現(xiàn)有的數(shù)字信號(hào)處理器（Digital Signal Processor，DSP）、現(xiàn)場(chǎng)可編程門(mén)陣列或通用信號(hào)處理器件無(wú)法完成這種高速的數(shù)據(jù)處理，所以數(shù)字中頻帶通采樣結(jié)構(gòu)被廣泛采用。

FPGA具有強(qiáng)大的并行數(shù)據(jù)處理能力，可編程而且實(shí)時(shí)性好，用于完成數(shù)字下變頻等信號(hào)預(yù)處理；DSP適用于完成復(fù)雜的基帶信號(hào)處理算法，但實(shí)時(shí)性不高。為了完成數(shù)據(jù)的實(shí)時(shí)處理，本文的接收機(jī)采用FPGA+DSP架構(gòu)。同時(shí)，針對(duì)逆合成孔徑雷達(dá)成像的回波信號(hào)的特點(diǎn)，提出了可變抽取因子的數(shù)字下變頻方案。

1 數(shù)字中頻接收機(jī)相關(guān)理論

雷達(dá)數(shù)字中頻接收機(jī)的主要作用是將模/數(shù)轉(zhuǎn)換器（Analog to Digital Converter，ADC）采樣后的中頻信號(hào)轉(zhuǎn)換為數(shù)字基帶信號(hào)，同時(shí)通過(guò)多速率信號(hào)處理將采樣速率調(diào)整至適宜于后端信號(hào)處理器的速率。本部分介紹數(shù)字中頻接收機(jī)相關(guān)的一些理論。

1.1 帶通采樣定理

對(duì)于低通信號(hào)，為了避免混疊，采樣頻率需要滿(mǎn)足奈奎斯特采樣定理。但是對(duì)于帶通信號(hào)，尤其是窄帶信號(hào)，采樣頻率通常不用大于信號(hào)最高頻率的2倍也可以避免混疊。通常，帶通信號(hào)的采樣頻率可以按照下式確定[3]：

式中：n為非負(fù)整數(shù)；fc為信號(hào)載頻或中心頻率。

1.2 數(shù)字下變頻

窄帶帶通信號(hào)可以表示為：

式中：a(t)為信號(hào)的幅度函數(shù)；ω0為載頻角頻率；φ(t)為相位函數(shù)[4]。采樣周期為T(mén)s，則采樣后的信號(hào)為：

I，Q兩個(gè)通道的數(shù)字本振信號(hào)分別為：

經(jīng)過(guò)混頻器后輸出為：

經(jīng)過(guò)低通濾波器后，高頻成分被濾除，從而得到基帶信號(hào)：

1.3 多速率信號(hào)處理

多速率信號(hào)處理包括抽取和插值兩部分，抽取可以降低數(shù)據(jù)率，而插值則可以增大數(shù)據(jù)率。本文數(shù)字下變頻時(shí)主要涉及到的理論是整數(shù)倍的抽取。

經(jīng)過(guò)數(shù)字下變頻，中頻信號(hào)的載頻被去除，但是信號(hào)的數(shù)據(jù)率并沒(méi)有降低，這很不利于后級(jí)的高階數(shù)字濾波器的設(shè)計(jì)實(shí)現(xiàn)，所以需要對(duì)數(shù)字下變頻后的數(shù)據(jù)進(jìn)行抽取處理以降低數(shù)據(jù)率。

假設(shè)原始信號(hào)序列為x() n，抽取因子為D（D為正整數(shù)），則抽取后的新序列為：

其離散時(shí)間傅里葉變換為[5]：

即抽取后的信號(hào)頻譜Xd() ejω可以由原信號(hào)頻譜先做頻率的D倍擴(kuò)展，后按2π/D的整數(shù)倍移位后疊加得到。

如果原始信號(hào)序列x(n)的采樣頻率為fs，那么其無(wú)模糊帶寬為fs/2；對(duì)序列進(jìn)行D倍抽取后，新的序列xd(n)的采樣頻率為fs/D，無(wú)模糊帶寬為fs/2D。要使抽取后的信號(hào)頻譜不發(fā)生混疊，需要在抽取前加入帶寬為π/D的防混疊低通濾波器，以保證x(n)中不含有大于π/D的頻譜分量[6]。

2 數(shù)字中頻接收機(jī)實(shí)現(xiàn)

2.1 系統(tǒng)硬件結(jié)構(gòu)介紹

本文設(shè)計(jì)的雷達(dá)中頻接收機(jī)為兩路模擬中頻信號(hào)輸入，中心頻率均為105 MHz，帶寬0～20 MHz之間可變。

為了使接收機(jī)具有較強(qiáng)的適應(yīng)性，需要高帶寬、高分辨率的ADC和強(qiáng)大的基帶信號(hào)處理功能。綜合考慮采樣精度和采樣速率，選擇LTC2185作為設(shè)計(jì)的模/數(shù)轉(zhuǎn)換芯片，負(fù)責(zé)兩路信號(hào)的模/數(shù)轉(zhuǎn)換。LTC2185是一款雙通道模/數(shù)轉(zhuǎn)換器，最高采樣速率為125 MHz，采樣位寬為16位，能夠提供76.8 dB的信噪比和90 dB的無(wú)雜散動(dòng)態(tài)范圍[7]。由于數(shù)字下變頻中混頻濾波需要實(shí)現(xiàn)較多的邏輯運(yùn)算和乘法運(yùn)算，所以FPGA選用Xilinx Virtex -6系列中專(zhuān)門(mén)針對(duì)高性能邏輯和數(shù)字信號(hào)處理優(yōu)化的LXT系列中的XC6VLX240T?；鶐盘?hào)處理選用浮點(diǎn)型DSP處理器TigerSHARC TS201S，該DSP不僅具有強(qiáng)大的定點(diǎn)和浮點(diǎn)運(yùn)算能力，而且具有豐富的I/O資源[8]，可以方便地與外部通信。系統(tǒng)平臺(tái)設(shè)計(jì)結(jié)構(gòu)如圖1所示。

圖1 硬件平臺(tái)結(jié)構(gòu)

2.2 接收機(jī)FPGA軟件設(shè)計(jì)

Virtex-6 FPGA內(nèi)部模塊主要分為數(shù)字下變頻模塊和TS201S接口模塊。數(shù)字下變頻模塊接收模/數(shù)轉(zhuǎn)換后的信號(hào)，進(jìn)行數(shù)字下變頻處理和抽取濾波；TS201S接口模塊負(fù)責(zé)FPGA與DSP之間的數(shù)據(jù)傳輸，軟件模塊劃分如圖2所示。

圖2 FPGA軟件模塊劃分

數(shù)字下變頻模塊內(nèi)部結(jié)構(gòu)設(shè)計(jì)如圖3所示。模/數(shù)轉(zhuǎn)換器LTC2185輸出的低壓差分信號(hào)通過(guò)專(zhuān)用差分引腳輸入FPGA內(nèi)部，ADC接口模塊將輸入的雙數(shù)據(jù)率低壓差分信號(hào)轉(zhuǎn)換為單端單數(shù)據(jù)率信號(hào)。數(shù)字下變頻部分進(jìn)行混頻、抽取、濾波等處理。

圖3 數(shù)字下變頻模塊

數(shù)字本振采用直接數(shù)字頻率合成器實(shí)現(xiàn)，輸出I，Q兩路正交本振信號(hào)。由于雷達(dá)回波信號(hào)幅度波動(dòng)范圍較大，為了避免采樣信號(hào)幅度過(guò)小或過(guò)大的情況出現(xiàn)，設(shè)計(jì)了增益控制模塊，用于控制信號(hào)幅度保持在合理范圍內(nèi)。雙通道FIFO用于緩存數(shù)據(jù)，F(xiàn)IFO存儲(chǔ)器的容量根據(jù)輸入輸出數(shù)據(jù)率設(shè)計(jì)為深度32 768，64位的讀/寫(xiě)位寬。

TS201S接口模塊主要用于傳輸FPGA數(shù)字下變頻后的數(shù)據(jù)至TS201S和譯碼TS201S的指令，其中SPI接口模塊用于配置模/數(shù)轉(zhuǎn)換器，如圖4所示。

圖4 TS201S接口模塊

數(shù)字下變頻、SPI接口、狀態(tài)寄存器等模塊中的配置寄存器映射到TS201S的地址空間，TS201S通過(guò)讀/寫(xiě)相應(yīng)地址進(jìn)行初始化配置等操作。譯碼器通過(guò)對(duì)地址信號(hào)和控制信號(hào)進(jìn)行譯碼，產(chǎn)生相應(yīng)寄存器和FIFO的讀/寫(xiě)控制信號(hào)。另外，當(dāng)FIFO中數(shù)據(jù)滿(mǎn)時(shí)，TS201S接口模塊負(fù)責(zé)產(chǎn)生中斷信號(hào)通知DSP讀取數(shù)據(jù)。

2.3 可變抽取因子的數(shù)字下變頻設(shè)計(jì)

傳統(tǒng)的數(shù)字下變頻中，ADC采樣后得到的信號(hào)直接與本振信號(hào)進(jìn)行混頻，然后進(jìn)行抽取濾波以得到數(shù)據(jù)率較低的基帶數(shù)字信號(hào)，實(shí)現(xiàn)簡(jiǎn)單，資源占用少[9]。但是，這種數(shù)字下變頻抽取比例往往是一固定因子，當(dāng)輸入模擬信號(hào)帶寬發(fā)生較大變化時(shí)容易出現(xiàn)頻譜混疊或者抽取率不夠等，因此不適用于輸入信號(hào)帶寬隨時(shí)間有較大變化的情況。為了解決這一問(wèn)題，本文設(shè)計(jì)一種抽取因子可變的數(shù)字下變頻結(jié)構(gòu)。

設(shè)計(jì)中采樣頻率fs為84 MHz，將84分解為質(zhì)數(shù)的乘積84=2×2×3×7，設(shè)計(jì)4個(gè)抽取因子為2的抽取濾波器、2個(gè)抽取因子為3的抽取濾波器和2個(gè)抽取因子為7的抽取濾波器。一組I，Q通道的濾波器組成一個(gè)濾波器組。設(shè)計(jì)結(jié)構(gòu)如圖5所示。

圖5 可變抽取因子數(shù)字下變頻

ADC采樣后的輸入與數(shù)字本振產(chǎn)生的本振信號(hào)混頻后得到I，Q兩路輸出，將這兩路輸出分別連接到4個(gè)多路選擇器。多路選擇器根據(jù)控制信號(hào)選擇某一路輸入作為輸出，連接至一個(gè)濾波器組。4路濾波器組的輸出除了連接至多路選擇器5之外，全部反饋至多路選擇器1～4。這樣，通過(guò)對(duì)多路選擇器1～4的控制，就可以控制4個(gè)抽取濾波器組的級(jí)聯(lián)順序；通過(guò)對(duì)多路選擇器5的控制，可以選擇某一抽取濾波器組的輸出作為整個(gè)數(shù)字下變頻的輸出。

例如，多路選擇器1選擇混頻后的輸出作為濾波器組1的輸入，多路選擇器2選擇濾波器組1的輸出作為濾波器組2的輸入，多路選擇器3選擇濾波器組2的輸出作為濾波器組3的輸入，多路選擇器4選擇濾波器組3的輸出作為濾波器組4的輸入，多路選擇器5選擇濾波器組4的輸出作為數(shù)字下變頻的輸出，則抽取因子為7×2×2×3=84。如果多路選擇器5選擇濾波器組2的輸出作為數(shù)字下變頻的輸出，則抽取因子為7×2=14。

可以計(jì)算出，通過(guò)這種結(jié)構(gòu)設(shè)計(jì)，該系統(tǒng)總共可以實(shí)現(xiàn)2～84共14種不同的抽取因子，相應(yīng)地，數(shù)字下變頻輸出信號(hào)的采樣率可以在1～42 MHz之間變化，輸入信號(hào)的帶寬可以在0～20 MHz之間變化。這樣，系統(tǒng)可以根據(jù)輸入信號(hào)帶寬和輸出數(shù)據(jù)率要求控制數(shù)字下變頻的抽取因子，使得系統(tǒng)具有很強(qiáng)的適應(yīng)性。

每個(gè)濾波器組中的抽取濾波器的沖激響應(yīng)根據(jù)設(shè)計(jì)要求用Matlab進(jìn)行設(shè)計(jì)然后量化得到。每個(gè)濾波器均設(shè)計(jì)了動(dòng)態(tài)重配置的功能，沖激響應(yīng)參數(shù)可以由TS201S實(shí)時(shí)配置。

3 仿真測(cè)試結(jié)果

根據(jù)設(shè)計(jì)需求，編寫(xiě)仿真測(cè)試平臺(tái)，通過(guò)該測(cè)試平臺(tái)對(duì)該中頻接收機(jī)進(jìn)行了全面的測(cè)試。仿真測(cè)試結(jié)果如圖6所示。

圖6 仿真測(cè)試結(jié)果

系統(tǒng)上電后，TS201S通過(guò)讀/寫(xiě)地址空間對(duì)狀態(tài)寄存器、中斷屏蔽寄存器、中斷使能寄存器、可編程FIFO、數(shù)字本振、抽取濾波器等進(jìn)行配置，然后通過(guò)SPI接口對(duì)LTC2185進(jìn)行配置。待各項(xiàng)配置完成后，系統(tǒng)進(jìn)入正常工作狀態(tài)。

實(shí)際測(cè)試中，使用惠普公司HP8226A產(chǎn)生待采樣信號(hào)，數(shù)字下變頻數(shù)據(jù)存儲(chǔ)在TS201S的高速緩存中，利用Matlab分析數(shù)據(jù)，證明了設(shè)計(jì)的正確性，如圖7所示。

圖7 數(shù)字下變頻測(cè)試結(jié)果

由于設(shè)計(jì)中采用了高分辨率的ADC且濾波器幅頻特性經(jīng)過(guò)精心設(shè)計(jì)，該數(shù)字中頻接收機(jī)的無(wú)虛假動(dòng)態(tài)范圍達(dá)到了90 dB以上。設(shè)計(jì)的數(shù)字中頻接收機(jī)已經(jīng)成功應(yīng)用于實(shí)際ISAR成像系統(tǒng)中。

4 結(jié)語(yǔ)

本文討論了一種應(yīng)用于ISAR成像系統(tǒng)中的寬帶數(shù)字中頻接收機(jī)的軟硬件設(shè)計(jì)與實(shí)現(xiàn)。根據(jù)ISAR成像系統(tǒng)回波特點(diǎn)設(shè)計(jì)了一種抽取因子可在2～84之間變化的數(shù)字下變頻結(jié)構(gòu)，使得系統(tǒng)對(duì)回波頻譜寬度有較強(qiáng)的適應(yīng)性（0～20 MHz）。仿真實(shí)驗(yàn)和實(shí)際測(cè)試均證明了設(shè)計(jì)的有效性，而且系統(tǒng)的無(wú)虛假動(dòng)態(tài)范圍大于90 dB。

[1]LIU Wei，YAO Di，SUN Yingqin.Design of digital IF receiver based on ADCs and FPGAs[C]//Proceedings of 2013 IET International Radar Conference.Xi’an，China：IET，2013：1-4.

[2]楊小牛，樓才義，徐建良.軟件無(wú)線(xiàn)電技術(shù)與應(yīng)用[M].北京：北京理工大學(xué)出版社，2010.

[3]LIU Jianhua，ZHOU Xiyuan，PENG Yingning.Spectral arrangement and other topics in first-order bandpass sampling theory[J].IEEE Transactions on Signal Processing，2001，49：1260-1263.

[4]鄭薇，趙淑清.隨機(jī)信號(hào)分析[M].哈爾濱：哈爾濱工業(yè)大學(xué)出版社，2011.

[5]CROCHIERE R E，RABINER L R.Interpolation and decimation of digital signals：a tutorial review[J].Proceedings of IEEE，1981，69（3）：300-331.

[6]程佩青.數(shù)字信號(hào)處理[M].北京：清華大學(xué)出版社，2007.

[7]Linear Technology.LTC2185/LTC2184/LTC2183 datasheet[EB/ OL].[2011-02-17].http：//www.linear.com.

[8]Analog Devices.TigerSHARC embedded processor ADSPTS201S[EB/OL].[2006-06-23].http：//www.analog.com，2006.

[9]ZHUO Zhihai，LI Shange，LI Wenguang.Implementation of high-performance multi-structure digital down converter based on FPGA[C]//Proceedings of 2012 the 11th IEEEInternational ConferenceonSignalProcessing.Beijing，China：IEEE，2012：31-35.

Realization of FPGA-based digital intermediate frequency receiver for ISAR imaging

ZHANG Qingxiang，YIN Cheng，CHENG Litao
（Research Institute of Electronic Engineering Technology，Harbin Institute of Technology，Harbin 150006，China）

A digital intermediate frequency receiver applied to inverse synthetic aperture radar（ISAR）imaging system was designed according to software defined radio theory.The digital down conversion scheme of variable extraction factor is proposed to improve the flexibility of the receiver system.The digital intermediate frequency receiver is realized on Xilinx Virtex-6 FPGA，which can convert the variable intermediate frequency signal whose center frequency is 105 MHz and bandwidth ranges from 0～20 MHz into digital zero intermediate frequency signal of low data rate in the condition of without spectrum aliasing.The system provides 14 different extraction factors among 2～84，which can be configured according to the bandwidth of input signal.The test results show that the system design is correct，and the spurious-free dynamic range is bettter than 90 dB.

digital intermediate frequency receiver；digital down conversion；multi-rate signal processing；extraction factor

TN957.5-34

A

1004-373X（2015）23-0060-04

10.16652/j.issn.1004-373x.2015.23.017

張慶祥（1962—），男，黑龍江哈爾濱人，教授，碩士生導(dǎo)師。主要研究方向?yàn)槔走_(dá)信號(hào)處理、并行處理技術(shù)、可編程邏輯器件系統(tǒng)設(shè)計(jì)與應(yīng)用。

尹程（1991—），男，四川綿陽(yáng)人，碩士研究生。主要研究方向?yàn)楝F(xiàn)代信號(hào)處理、嵌入式技術(shù)。

2015-05-26

國(guó)家自然科學(xué)基金重點(diǎn)基金（61032011）

成立濤（1989—），男，湖南永州人，碩士研究生。主要研究方向?yàn)楝F(xiàn)代信號(hào)處理。