基于分級處理的星載數(shù)據(jù)總線綜合測試方法

朱曉輝 呂德東 張閣

（中國空間技術(shù)研究院通信衛(wèi)星事業(yè)部，北京 100094）

基于分級處理的星載數(shù)據(jù)總線綜合測試方法

朱曉輝 呂德東 張閣

（中國空間技術(shù)研究院通信衛(wèi)星事業(yè)部，北京 100094）

分析了星載數(shù)據(jù)總線測試的層次模型，提出了一種基于分級處理的數(shù)據(jù)總線綜合測試方法，并設(shè)計(jì)了專用測試設(shè)備。該設(shè)備以定制的智能PCI板卡為核心，依托工控機(jī)平臺，實(shí)現(xiàn)了星載數(shù)據(jù)總線的綜合測試，并成功應(yīng)用在某航天器測試中。應(yīng)用結(jié)果表明：該方法能夠在實(shí)現(xiàn)綜合測試的同時很好地化解數(shù)據(jù)總線測試的實(shí)時性難題，其時序控制精度達(dá)到亞微秒級，全面提高了測試精度和測試效率，可為其它航天器數(shù)據(jù)總線測試提供參考。

星載數(shù)據(jù)總線；綜合測試；分級數(shù)據(jù)處理；時序控制；大容量存儲

1 引言

隨著微電子技術(shù)和數(shù)字技術(shù)的不斷發(fā)展完善，星載電子設(shè)備之間的通信越來越多地采用星載數(shù)據(jù)總線完成，其系統(tǒng)功能的實(shí)現(xiàn)也越來越依賴于數(shù)據(jù)總線通信的穩(wěn)定可靠［1-3］。因此，在航天器系統(tǒng)測試中，對星載數(shù)據(jù)總線的測試也提出了越來越高的要求。

數(shù)據(jù)總線測試采用的一般方法，是使用總線仿真設(shè)備對數(shù)據(jù)總線進(jìn)行采集監(jiān)視，同時提供數(shù)據(jù)激勵，以構(gòu)成數(shù)據(jù)總線測試回路［4-5］。從設(shè)備組成看，按照處理器的不同，可以劃分為基于嵌入式處理器的小型化嵌入式設(shè)備和基于PC機(jī)或工控機(jī)平臺的桌面設(shè)備兩類。對采用嵌入式系統(tǒng)平臺的數(shù)據(jù)總線測試儀，其特點(diǎn)是實(shí)時性好，但功能相對單一，不能或僅能提供簡單的激勵源［6］。此外，由于數(shù)據(jù)存儲容量有限，測試完畢需要導(dǎo)出數(shù)據(jù)進(jìn)行事后處理才可供分析判讀，并不直觀［7］。對于采用桌面計(jì)算機(jī)平臺的總線仿真器，則一般具備友好的圖形化用戶界面和基于PC的強(qiáng)大的數(shù)據(jù)后處理能力，但由于操作系統(tǒng)的限制，即使采用復(fù)雜的多線程操作、數(shù)據(jù)緩沖等軟件設(shè)計(jì)方法，仍然無法從根本上克服多通道并發(fā)控制、實(shí)時響應(yīng)和高精度時序控制方面的不足［8-9］。綜合來看，高精度時序控制與復(fù)雜的系統(tǒng)功能之間的矛盾難以調(diào)和。

在現(xiàn)有的星載數(shù)據(jù)總線測試中，由于上述矛盾的存在，通常將有時序要求的內(nèi)容列為單獨(dú)的測試項(xiàng)目，使用不同的測試設(shè)備進(jìn)行測試，而在整星總裝、測試與試驗(yàn)（AIT）中則不對通信時序進(jìn)行檢查，存在測試覆蓋不全面和效率較低的弊端。本文在分析測試需求的基礎(chǔ)上，按照分級處理的思想，提出了統(tǒng)一的綜合測試方法，并設(shè)計(jì)了專用測試設(shè)備，可為航天器數(shù)據(jù)總線的綜合測試驗(yàn)證提供全面、高效的測試手段。

2 待測系統(tǒng)及測試方法

2.1 待測系統(tǒng)

待測系統(tǒng)星載數(shù)據(jù)處理機(jī)與傳感器終端之間采用RS-422數(shù)據(jù)總線的主從通信，其總線連接關(guān)系如圖1所示。

圖1 數(shù)據(jù)總線連接關(guān)系圖Fig.1 Data bus connection topology

兩臺數(shù)據(jù)處理機(jī)分別通過總線采集多個傳感器終端的數(shù)據(jù)，以數(shù)據(jù)處理機(jī)為主動方進(jìn)行主從通信。每次通信開始，數(shù)據(jù)處理機(jī)向不同的傳感器終端分時發(fā)送數(shù)據(jù)請求字，傳感器收到數(shù)據(jù)處理機(jī)的數(shù)據(jù)請求后，應(yīng)在協(xié)議規(guī)定的響應(yīng)時間td（td＜0.1 ms）內(nèi)開始返回要求的有效信息；若傳感器終端在td時間內(nèi)未返回有效信息，則數(shù)據(jù)處理機(jī)判定此情況為一次通信故障，并停止此串口通信，直至下次發(fā)送數(shù)據(jù)請求。

在通信過程中，每個數(shù)據(jù)采集周期內(nèi)數(shù)據(jù)處理機(jī)分時與每個傳感器終端各通信一次。終端與處理機(jī)的通信時序見圖2，協(xié)議對采集周期tp、各傳感器之間的通信間隔ti和傳感器終端響應(yīng)時間td均提出了明確的要求。

圖2 數(shù)據(jù)處理機(jī)與傳感器終端通信時序示意圖Fig.2 Time sequence of the bus communications between processor and sensors

2.2 層次化的測試需求

對上述星載數(shù)據(jù)總線的測試需求可以劃分為4個層次，如圖3所示。

1）物理層——接口電氣特性測試

對通信接口電氣特性進(jìn)行測試，包括輸出端的信號電平、上升沿、下降沿以及接口阻抗特性等。通常使用示波器等通用儀器，無需專用測試設(shè)備。

2）鏈路層——字節(jié)包結(jié)構(gòu)測試

對通信接口的鏈路層協(xié)議的正確性進(jìn)行驗(yàn)證，包括字節(jié)分包、起始位、停止位、校驗(yàn)位、碼速率和編碼方式等。即通過總線仿真設(shè)備向被測設(shè)備（目的端口）發(fā)送激勵信號，采集被測總線設(shè)備（源端口）發(fā)出的信號并進(jìn)行解析，檢查鏈路層接口協(xié)議的匹配性。

圖3 數(shù)據(jù)總線接口測試層次Fig.3 Layers of data bus interface testing

3）傳輸層——幀結(jié)構(gòu)及通信時序測試

（1）對通信接口的傳輸層協(xié)議的正確性進(jìn)行驗(yàn)證，包括請求字、幀頭字節(jié)、數(shù)據(jù)字節(jié)的位置和順序、校驗(yàn)字節(jié)等；

（2）通信時序測試：包括數(shù)據(jù)處理機(jī)的數(shù)據(jù)請求間隔ti和請求周期tp的測試，傳感器終端對請求字的應(yīng)答響應(yīng)時間td的測試。

該測試在鏈路層測試的基礎(chǔ)上將激勵源、被測設(shè)備和數(shù)據(jù)采集終端構(gòu)成閉合回路，對被測設(shè)備施加符合傳輸層協(xié)議的特定激勵，可以更加充分地對被測設(shè)備在不同激勵下的響應(yīng)進(jìn)行測試。對有時序要求的測試項(xiàng)目，則還需要總線仿真設(shè)備具有較高的實(shí)時性和時間分辨率。

4）應(yīng)用層——系統(tǒng)功能測試

（1）總線偵聽：被測對象屬復(fù)雜系統(tǒng)，總線通信鏈路也可能受到熱環(huán)境、電磁環(huán)境等的影響，故有必要對數(shù)據(jù)總線進(jìn)行實(shí)時偵聽和記錄，以便在偶發(fā)異常時，能夠?yàn)楫惓７治鎏峁┑谝皇仲Y料，準(zhǔn)確定位故障；

（2）功能測試：參與通信的各方均接入系統(tǒng)后，需要對基于總線的系統(tǒng)整體功能進(jìn)行測試，具體測試項(xiàng)目根據(jù)系統(tǒng)功能設(shè)計(jì)確定，例如數(shù)據(jù)處理機(jī)根據(jù)傳感器終端采集的信息，實(shí)時計(jì)算并向執(zhí)行機(jī)構(gòu)輸出不同的控制信號，要求測試設(shè)備能記錄不同工作模式下的測試數(shù)據(jù)并繪制曲線，最終通過統(tǒng)計(jì)數(shù)據(jù)得出是否符合要求的測試結(jié)論。

可見，應(yīng)用層的系統(tǒng)功能測試通常需要測試設(shè)備具有遙控指令發(fā)送和遙測數(shù)據(jù)處理、大容量數(shù)據(jù)存儲、較復(fù)雜的數(shù)據(jù)分析以及圖形化顯示等功能。

綜上，在圖3所示層次化測試需求中，下層為上層提供支持和服務(wù)，上層測試的前提是下層驗(yàn)證正確。因此測試宜采用自下而上的順序，逐級驗(yàn)證。

2.3 傳統(tǒng)測試方法的不足

根據(jù)圖3所示層次化測試需求，不同層次有不同的測試要求，因此傳統(tǒng)的數(shù)據(jù)總線測試需要在不同的測試階段設(shè)計(jì)不同的測試項(xiàng)目。通常，先在單機(jī)設(shè)備測試階段使用示波器完成物理層測試，再使用總線仿真設(shè)備驗(yàn)證鏈路層和通信協(xié)議；對于有時序要求的內(nèi)容，列為單獨(dú)的測試項(xiàng)目，使用專用測試設(shè)備進(jìn)行測試；應(yīng)用層的系統(tǒng)功能測試則在分系統(tǒng)或整星AIT階段進(jìn)行，通過指令-遙測回路間接驗(yàn)證總線通信的正確性，不再對通信時序進(jìn)行檢查。雖然各階段獨(dú)立的測試項(xiàng)目共同覆蓋了所有的測試需求，但由于被測設(shè)備所處的環(huán)境不同，每個測試項(xiàng)目僅針對特定激勵下的響應(yīng)進(jìn)行檢查，所有單項(xiàng)測試結(jié)果均正常，并不等價于被測設(shè)備在復(fù)合激勵下的響應(yīng)正確。因此，傳統(tǒng)測試方法的弊端集中體現(xiàn)在無法實(shí)現(xiàn)從接口協(xié)議、通信時序到系統(tǒng)功能的綜合測試，存在測試覆蓋不全面和測試效率較低的不足。

此外，傳統(tǒng)測試方法的測試有效性也受到總線仿真設(shè)備自身性能的制約。對功能復(fù)雜又有實(shí)時性或嚴(yán)格時序要求的總線環(huán)境進(jìn)行仿真，要求總線仿真設(shè)備既有較高的實(shí)時性，又有強(qiáng)大的仿真計(jì)算和存儲能力?，F(xiàn)有的總線仿真設(shè)備多基于PC平臺和Windows操作系統(tǒng)實(shí)現(xiàn)，憑借較高的仿真計(jì)算和存儲能力，可以實(shí)現(xiàn)仿真數(shù)據(jù)激勵和響應(yīng)數(shù)據(jù)記錄，還可以完成曲線繪制和數(shù)據(jù)分析比對等輔助功能。但由于PC平臺的非實(shí)時性，對有實(shí)時性或有嚴(yán)格時序要求的測試項(xiàng)目往往難以勝任。具有實(shí)時性的總線仿真設(shè)備一般使用嵌入式系統(tǒng)平臺，由于功能相對單一，難以適應(yīng)綜合測試的需要，而且需要為航天器定制開發(fā)，價格昂貴、通用性差。

2.4 基于分級處理的綜合測試方法

為解決以上問題，本文提出了基于分級處理的綜合測試方法。首先，為實(shí)現(xiàn)綜合測試，必須同時構(gòu)建如圖4所示的“總線激勵-響應(yīng)”和“遙控-遙測”兩個測試回路，兩個測試回路均由專用測試設(shè)備集中控制，統(tǒng)一調(diào)度。其次，為兼顧復(fù)雜的功能測試和高精度的總線時序測試，必須對不同的測試數(shù)據(jù)加以區(qū)別，分級處理：其中有實(shí)時性和時序要求的數(shù)據(jù)來自“總線激勵-響應(yīng)”回路，對該回路的數(shù)據(jù)必須及時處理，并保證響應(yīng)內(nèi)容和通信時序符合要求，故列為一級處理；而對于“遙控-遙測”回路，則數(shù)據(jù)率較低，沒有實(shí)時性要求，可以列為二級處理，同時為了保證兩個測試回路的一致性，二級處理還應(yīng)包括對一級處理的處理模式、方法和判據(jù)條件進(jìn)行設(shè)定；最后，兩級處理的結(jié)果必須進(jìn)行匯總，以便綜合比對兩個回路數(shù)據(jù)的匹配性，對測試數(shù)據(jù)進(jìn)行歸檔存儲和統(tǒng)計(jì)分析，完成合格判定及曲線圖形繪制等工作，可列為三級處理。

圖4 數(shù)據(jù)總線測試回路Fig.4 Loops in data bus test

要實(shí)現(xiàn)基于分級處理的綜合測試方法有兩個關(guān)鍵步驟：一是如何整合測試回路，實(shí)現(xiàn)綜合測試；二是如何實(shí)現(xiàn)分級處理。

1）整合測試回路，實(shí)現(xiàn)綜合測試

在傳統(tǒng)的衛(wèi)星測試方法中，“遙控-遙測”回路采用遙測前端設(shè)備和遙控前端設(shè)備實(shí)現(xiàn)，而“總線激勵-響應(yīng)”回路則由總線測試設(shè)備實(shí)現(xiàn)。要將兩個測試回路加以整合，可以定制專用設(shè)備，將總線測試和遙控、遙測的功能集成為一臺單機(jī)，以此實(shí)現(xiàn)用同一個CPU同時控制兩個測試回路，實(shí)現(xiàn)綜合測試的目的。但此法必然導(dǎo)致設(shè)備復(fù)雜度高、研制難度加大、成本增加等弊端，而且使原有遙控、遙測前端設(shè)備閑置，造成浪費(fèi)。

經(jīng)過分析不難發(fā)現(xiàn)，相比總線數(shù)據(jù)，衛(wèi)星的遙控、遙測數(shù)據(jù)量相對較小，且實(shí)時性要求較低。因此，可以考慮以實(shí)時性相對較高的總線測試回路為重點(diǎn)，以松耦合的方式實(shí)現(xiàn)與原有遙控、遙測前端設(shè)備連接，用系統(tǒng)化的解決方案實(shí)現(xiàn)綜合測試的功能。如圖4所示，專用測試設(shè)備的核心功能是實(shí)現(xiàn)“總線激勵-響應(yīng)”測試回路，同時，通過以太網(wǎng)絡(luò)接口與原有的遙控、遙測前端設(shè)備連接，可以接管“遙控-遙測”測試回路，實(shí)現(xiàn)兩個測試回路的整合，在避免研制過于復(fù)雜的專用測試設(shè)備的同時，實(shí)現(xiàn)綜合測試。

2）分級處理的實(shí)現(xiàn)

實(shí)現(xiàn)分級處理有兩種方法：一是使用不同的處理器完成不同層級的處理任務(wù)；二是通過軟件的線程調(diào)度和優(yōu)先級設(shè)置，實(shí)現(xiàn)CPU時間片在不同處理任務(wù)之間的合理分配。前者實(shí)現(xiàn)成本高、難度較大，但可以實(shí)現(xiàn)更好的實(shí)時性和并發(fā)處理；后者實(shí)現(xiàn)起來相對簡單、靈活，但其實(shí)時性受操作系統(tǒng)的局限較大。因此，為實(shí)現(xiàn)總線測試的多通道并發(fā)控制，滿足較高的實(shí)時性要求，可采用現(xiàn)場可編程門陣列（FPGA）作為實(shí)時協(xié)處理器完成一級處理；而二級處理和三級處理則可以采用桌面計(jì)算機(jī)配合多線程軟件的方法實(shí)現(xiàn)，兼顧性能與成本。

要實(shí)現(xiàn)綜合測試，各級處理之間必須有數(shù)據(jù)交互。二級處理和三級處理通過同一個軟件中的不同線程實(shí)現(xiàn)，通過軟件進(jìn)程通信機(jī)制即可解決數(shù)據(jù)交互的問題；而一級處理則由于采用了FPGA作為協(xié)處理器，其與桌面計(jì)算機(jī)的CPU之間還需要一個高效的通信接口，成熟的外部器件互聯(lián)（PCI）總線無疑是較好的選擇。協(xié)處理器控制下的數(shù)據(jù)總線通信有很好的實(shí)時性，但要完成與CPU之間的數(shù)據(jù)交互，還必須解決處理器速率匹配的問題。一個較好的方法是通過存儲器構(gòu)建數(shù)據(jù)緩沖池，使兩個不同速率的處理器能夠以異步讀寫的方式對存儲器進(jìn)行讀寫操作，從而實(shí)現(xiàn)速率匹配。

綜上，按照上述方法，可以較好地化解實(shí)時性和復(fù)雜功能之間的矛盾，整合兩個測試回路，實(shí)現(xiàn)對被測總線設(shè)備或總線系統(tǒng)的綜合測試。

3 專用測試設(shè)備設(shè)計(jì)

3.1 需求分析

專用測試設(shè)備是實(shí)現(xiàn)前述測試方法的關(guān)鍵。綜合起來，對專用測試設(shè)備需求可歸納為以下幾項(xiàng)：

（1）總線數(shù)據(jù)采集和存儲功能；

（2）實(shí)時數(shù)據(jù)解析功能；

（3）模擬數(shù)據(jù)源激勵功能；

（4）動態(tài)激勵計(jì)算功能；

（5）遙測接收及遙控指令發(fā)送功能；

（6）高精度時序控制能力；

（7）多通道并行處理能力。

3.2 總體設(shè)計(jì)

為滿足以上需求，本文提出了智能數(shù)據(jù)總線接口卡配合PC系統(tǒng)平臺的設(shè)計(jì)架構(gòu)，如圖5所示。

設(shè)備采用通用的桌面計(jì)算機(jī)平臺，通過PCI總線智能接口卡擴(kuò)展出8路獨(dú)立的數(shù)據(jù)總線接口。利用PC強(qiáng)大的系統(tǒng)功能，可以完成仿真模型調(diào)用、數(shù)據(jù)庫存取和數(shù)據(jù)統(tǒng)計(jì)分析工作，同時提供本地用戶操作界面和與綜合測試網(wǎng)的程控接口；作為設(shè)備核心的智能接口卡則通過板載大規(guī)模FPGA和同步動態(tài)隨機(jī)存儲器（SDRAM）實(shí)現(xiàn)實(shí)時數(shù)據(jù)處理和存儲、多通道并發(fā)控制以及亞微秒級的高精度時序控制，滿足測試系統(tǒng)的實(shí)時性要求。

3.3 關(guān)鍵設(shè)計(jì)環(huán)節(jié)

3.3.1 硬件電路設(shè)計(jì)

硬件設(shè)計(jì)工作主要是智能板卡的設(shè)計(jì)。為降低技術(shù)風(fēng)險、提高設(shè)備可靠性，設(shè)計(jì)中選用了有較多應(yīng)用的成熟技術(shù)。如選用美國PLX公司的PCI9054橋芯片實(shí)現(xiàn)PCI總線接口；選用美國XILINX公司的SPARTAN 6系列FPGA實(shí)現(xiàn)板載協(xié)議處理器；選用韓國Hynix公司的SDRAM實(shí)現(xiàn)32 Mbyte內(nèi)存擴(kuò)展等，其外圍電路均有的成熟設(shè)計(jì)可供參考。

在數(shù)據(jù)總線接口部分，選用美國ADI公司的高速數(shù)字隔離器件對數(shù)據(jù)通道進(jìn)行電氣隔離；采用具備限壓限流保護(hù)功能的第二級隔離DC/DC，單獨(dú)為隔離后端的接口電路供電；嚴(yán)格按照規(guī)范的要求進(jìn)行數(shù)據(jù)總線接口電路設(shè)計(jì)和阻抗匹配，同時滿足電氣特性和可靠性、安全性方面的要求。

3.3.2 FPGA設(shè)計(jì)

FPGA為8路數(shù)據(jù)總線配置了獨(dú)立的先入先出存儲器（FIFO），每路均包含接收FIFO、發(fā)送FIFO和已發(fā)送FIFO。其中，發(fā)送FIFO用于緩存待發(fā)送的數(shù)據(jù)，以保證總線數(shù)據(jù)發(fā)送的連續(xù)性；已發(fā)送FIFO用于緩存通過數(shù)據(jù)總線實(shí)際發(fā)出的數(shù)據(jù)內(nèi)容及其發(fā)送時刻，為實(shí)際的數(shù)據(jù)激勵留下準(zhǔn)確記錄；接收FIFO用于無損記錄數(shù)據(jù)總線收到的數(shù)據(jù)內(nèi)容及其到達(dá)的準(zhǔn)確時刻。片內(nèi)FIFO構(gòu)成數(shù)據(jù)的一級緩存，當(dāng)片內(nèi)FIFO容量不能滿足要求時，則通過片外SDRAM進(jìn)行二級緩存。經(jīng)過前兩級緩存，可以有效降低上位機(jī)軟件數(shù)據(jù)存取的實(shí)時性要求，從而能夠?qū)⒍啻巫x寫操作整合為塊操作，提高了數(shù)據(jù)傳輸效率。

FPGA中的數(shù)據(jù)處理模塊完成接收數(shù)據(jù)包的傳輸層協(xié)議解包、校驗(yàn)和發(fā)送數(shù)據(jù)的打包，一旦檢測到錯誤的數(shù)據(jù)包將觸發(fā)異常事件，通過狀態(tài)寄存器上報(bào)上位機(jī)。

對有實(shí)時性要求的數(shù)據(jù)處理，均由PC系統(tǒng)前移至FPGA中的實(shí)時響應(yīng)模塊完成。該模塊在數(shù)據(jù)處理模塊的基礎(chǔ)上，實(shí)現(xiàn)應(yīng)用層的數(shù)據(jù)解析、邏輯判斷和響應(yīng)計(jì)算，上位機(jī)軟件只需通過控制寄存器將響應(yīng)事件、處理方法和相關(guān)參數(shù)等信息置入FPGA即可。當(dāng)預(yù)定義的事件發(fā)生時，F(xiàn)PGA能夠在微秒級時間內(nèi)完成邏輯判斷和數(shù)據(jù)處理，及時發(fā)出激勵響應(yīng)，并在事后通過狀態(tài)寄存器和已發(fā)送FIFO向上位機(jī)報(bào)告事件和具體的響應(yīng)內(nèi)容及發(fā)出時刻。

3.3.3 上位機(jī)軟件設(shè)計(jì)

上位機(jī)軟件即圖5中運(yùn)行于PC平臺的計(jì)算機(jī)系統(tǒng)應(yīng)用軟件，在接口卡FPGA和SDRAM的幫助下，上位機(jī)軟件僅需在0.5～1 s的時間周期內(nèi)完成與板卡的數(shù)據(jù)交互即可。其核心任務(wù)是將數(shù)據(jù)總線測試回路與指令/遙測測試回路統(tǒng)合在一起，綜合判斷，完成仿真模型的調(diào)用及測試數(shù)據(jù)的分析判讀。除此之外，上位機(jī)軟件還完成數(shù)據(jù)庫存取操作，提供圖形化用戶界面，以列表和曲線的形式直觀地顯示數(shù)據(jù)分析的結(jié)果。

4 測試實(shí)施

上述專用測試設(shè)備通過智能板卡與PC平臺配合，可實(shí)現(xiàn)基于分級處理的綜合測試方法，目前已成功應(yīng)用于星載數(shù)據(jù)總線測試中。現(xiàn)將測試實(shí)施情況簡述如下。

4.1 測試回路構(gòu)建

專用測試設(shè)備通過智能板卡實(shí)現(xiàn)8路獨(dú)立的RS-422總線接口，具備多通道并發(fā)處理能力和高精度時序控制及測量能力，與被測總線設(shè)備相連即可構(gòu)成“總線激勵-響應(yīng)”測試回路；另一方面，專用測試設(shè)備通過PC平臺的網(wǎng)絡(luò)接口和應(yīng)用軟件的指令/遙測數(shù)據(jù)處理模塊，與遙測前端、遙控前端建立網(wǎng)絡(luò)連接，可以實(shí)現(xiàn)遙控指令發(fā)送和遙測數(shù)據(jù)的接收處理，即“遙控-遙測”測試回路。兩個回路均由運(yùn)行于PC平臺的應(yīng)用軟件統(tǒng)一控制、協(xié)同工作，測試數(shù)據(jù)也由應(yīng)用軟件進(jìn)行匯總分析和統(tǒng)計(jì)，實(shí)現(xiàn)綜合判讀。

4.2 基于分級處理的綜合測試實(shí)施

一級處理由智能板卡完成。在測試過程中，智能板卡有以下3種處理模式，分別完成不同的測試內(nèi)容。

1）數(shù)據(jù)處理機(jī)仿真模式

該模式下，“總線激勵-響應(yīng)”回路模擬2臺數(shù)據(jù)處理機(jī)，以便對傳感器終端進(jìn)行綜合測試。測試過程中，智能板卡借助FPGA的數(shù)據(jù)處理能力不僅能完成總線鏈路層的協(xié)議分析和校驗(yàn)，還可以在傳輸層精確的模擬星上數(shù)據(jù)處理機(jī)的采集周期tp，測量各傳感器終端的響應(yīng)時間td，或縮短采集周期以進(jìn)行壓力測試。

2）傳感器終端仿真模式

“總線激勵-響應(yīng)”回路可最多同時模擬8個傳感器終端，以便對數(shù)據(jù)處理機(jī)進(jìn)行綜合測試。測試時，智能板卡除能對各層次的協(xié)議的正確性進(jìn)行驗(yàn)證外，還能根據(jù)事先由上位機(jī)載入的判據(jù)條件和響應(yīng)規(guī)則，實(shí)時判別來自總線的數(shù)據(jù)處理機(jī)指令，按照響應(yīng)規(guī)則計(jì)算響應(yīng)數(shù)據(jù)并發(fā)送給數(shù)據(jù)處理機(jī)。

3）偵聽模式

“總線激勵-響應(yīng)”回路將不發(fā)送任何激勵信號，僅對總線通信各方進(jìn)行無損偵聽，記錄總線上各設(shè)備的通信數(shù)據(jù)內(nèi)容和時間標(biāo)簽（精確到微秒），也可完成總線通信時序測試。

一級處理產(chǎn)生的測試數(shù)據(jù)全部暫存于智能板卡的板載緩存中，由上位機(jī)軟件讀取。二級和三級處理均由專用測試設(shè)備中的PC平臺實(shí)現(xiàn)。其中二級處理的主要任務(wù)是集中控制“遙控-遙測”回路和“總線激勵-響應(yīng)”回路，按照測試流程發(fā)送遙控指令，采集遙測參數(shù)，同時通過PCI總線與智能板卡通信，同步控制“總線激勵-響應(yīng)”回路，設(shè)定一級處理的處理模式、響應(yīng)規(guī)則和判據(jù)條件、模擬數(shù)據(jù)源等。三級處理負(fù)責(zé)定時讀取前兩級處理產(chǎn)生的輸出數(shù)據(jù)，完成數(shù)據(jù)記錄和圖形繪制、數(shù)據(jù)比對和統(tǒng)計(jì)分析，最后綜合得出判定結(jié)果。

4.3 應(yīng)用效果

（1）通過一級處理實(shí)現(xiàn)了總線的實(shí)時響應(yīng)和高精度時序控制。經(jīng)實(shí)測，從收到滿足判據(jù)條件的總線指令到返回仿真響應(yīng)數(shù)據(jù)的時間，最快可在80μs內(nèi)完成，完全滿足不大于0.1 ms的設(shè)計(jì)指標(biāo)；在時序控制方面，智能板卡的數(shù)據(jù)總線接口采用2.88 MHz的時鐘驅(qū)動，理論上可以獲得優(yōu)于0.35μs的時間分辨率，考慮到時鐘頻率準(zhǔn)確度和穩(wěn)定性的影響，實(shí)測時序控制精度優(yōu)于±1μs。

（2）通過二級處理實(shí)現(xiàn)了兩個測試回路的統(tǒng)一控制，通過三級處理實(shí)現(xiàn)了測試數(shù)據(jù)的綜合判讀，使星載數(shù)據(jù)總線測試從若干獨(dú)立的專項(xiàng)測試過渡到綜合測試，且全過程測試數(shù)據(jù)可完整記錄，測試效率和測試覆蓋性顯著提高。

5 結(jié)論

面對星載數(shù)據(jù)總線復(fù)雜的測試需求，傳統(tǒng)的測試方法和測試設(shè)備存在測試覆蓋不充分、效率較低、功能性能不夠完備等諸多不足。本文在對測試需求充分剖析的基礎(chǔ)上，提出了一種基于分級處理的數(shù)據(jù)總線綜合測試方法，并據(jù)此設(shè)計(jì)了專用測試設(shè)備。該設(shè)備已成功應(yīng)用于某衛(wèi)星整星AIT測試中，不僅圓滿完成測試任務(wù)，更使測試覆蓋性、測試精度和測試效率得以全面提高，同時也驗(yàn)證了文中測試方法的有效性。本文主要結(jié)論可歸納如下。

（1）基于分級處理的數(shù)據(jù)總線綜合測試方法滿足了從鏈路層、傳輸層到應(yīng)用層系統(tǒng)功能測試的多重要求，且能夠?qū)崿F(xiàn)測試數(shù)據(jù)的全程記錄和統(tǒng)計(jì)分析，可為類似的星載數(shù)據(jù)總線測試提供借鑒。

（2）按照分級處理這一思路構(gòu)建的基于智能板卡和PC平臺的專用測試設(shè)備，能夠很好地化解高精度時序控制與復(fù)雜的系統(tǒng)功能之間的矛盾，可為有類似要求的測試設(shè)備研制提供參考。

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（編輯：李多）

A Method of Integrated Test for On-board Data Bus Based on Leveled Data Processing

ZHU Xiaohui LYU Dedong ZHANG Ge
（Institute of Telecommunication Satellite，China Academy of Space Technology，Beijing 100094，China）

According to the layered model of on-board data bus testing，an integrated test method based on leveled data processing is proposed，and special check-out equipment is designed.A customized smart PCI board is the core module of the equipment.By installing this board in an industrial PC platform，an integrated test system for on-board data bus is established and applied to the test program of a certain satellite successfully.Application results show that besides performing the integrated test，the real-time processing can be realized.By applying the method proposed in this paper，a timing precision of sub-microsecond is achieved，hence both accuracy and efficiency of the test are improved.The test method and equipment design proposed in this paper provides a reference for data bus testing of other spacecraft.

on-board data bus；integrated test；leveled data processing；timing control；largecapacity storage

V554

：ADOI：10.3969/j.issn.1673-8748.2015.05.021

2015-05-11；

：2015-08-20

朱曉輝，男，工程師，研究方向?yàn)楹教炱鳒y試技術(shù)與測試方法。Email：crown_zxh@163.com。