一種高精度無運(yùn)算放大器帶隙基準(zhǔn)源

朱鐵柱，張明星，王良坤，馬成炎

(中國科學(xué)院微電子研究所，北京10092)

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一種高精度無運(yùn)算放大器帶隙基準(zhǔn)源

朱鐵柱，張明星，王良坤，馬成炎*

(中國科學(xué)院微電子研究所，北京10092)

摘要:設(shè)計并實(shí)現(xiàn)了一種新型無運(yùn)算放大器的高精度帶隙基準(zhǔn)源。該帶隙基準(zhǔn)源在設(shè)計中避免使用了運(yùn)算放大器，減少了系統(tǒng)失調(diào)，降低了功耗;利用二次補(bǔ)償溫漂電路，減少了溫漂系數(shù)。采用0.35 μm BCD工藝模型進(jìn)行仿真設(shè)計，結(jié)果表明，常溫下輸出電壓為1.194 V，PSRR在1 kHz下達(dá)－74 dB;在－40℃到100℃變化時，基準(zhǔn)電壓的溫漂系數(shù)低達(dá)2.57×10－6/℃。關(guān)鍵詞:BCD;帶隙基準(zhǔn)源;無運(yùn)算放大器;二階補(bǔ)償

帶隙基準(zhǔn)源是集成電路的重要單元模塊，是許多模擬和混合電路系統(tǒng)的基本組成部分［1］。高性能的數(shù)據(jù)轉(zhuǎn)換器、電源管理和無線接收機(jī)等電路系統(tǒng)要求基準(zhǔn)源具有高的溫度穩(wěn)定性、高的電源抑制比和良好的環(huán)路穩(wěn)定性。

為了提高帶隙基準(zhǔn)源的電源抑制比和降低溫度系數(shù)，復(fù)雜電路結(jié)構(gòu)層出不窮，使得帶隙基準(zhǔn)源的設(shè)計變得越來越復(fù)雜，功耗和穩(wěn)定性等問題也隨之產(chǎn)生。

本文提出了一種改進(jìn)的帶隙基準(zhǔn)源電路。該基準(zhǔn)源在傳統(tǒng)的Brokaw帶隙基準(zhǔn)源［2］電路基礎(chǔ)上，避免使用運(yùn)算放大器，對溫漂進(jìn)行了二次補(bǔ)償，電路結(jié)構(gòu)簡單，具有更好的特性參數(shù)，滿足了高精度要求，目前，已成功應(yīng)用于一款步進(jìn)電機(jī)驅(qū)動芯片。

1　傳統(tǒng)帶隙基準(zhǔn)電路

傳統(tǒng)的帶隙基準(zhǔn)電路［3］如圖1所示。

圖1　傳統(tǒng)帶隙基準(zhǔn)源

晶體管Q1和Q2工作在不同的電流密度下，它們的基極－發(fā)射極電壓的差值為ΔVBE=VTlnn，與絕對溫度成正比。運(yùn)算放大器A1使得節(jié)點(diǎn)X和Y由于運(yùn)算放大器A1的作用，具有相同的電位，即VX≈VY。因此，流過M1、M2和M3管的源漏電流分別為

PTAT電流I3流過電阻R2，即可產(chǎn)生PTAT電壓I3·R2，將PTAT電壓與雙極晶體管Q3的基極－發(fā)射極電壓相加，得到了基準(zhǔn)電壓

適當(dāng)選取R1、R2、M和n的比例關(guān)系，得到T = 300K時的零溫度系數(shù)電壓基準(zhǔn)源。

2　新型高精度帶隙基準(zhǔn)源

新型無運(yùn)算放大器電路如圖2所示，其中Ⅰ為電路啟動部分，Ⅱ為基準(zhǔn)核心部分，Ⅲ為二階補(bǔ)償電路。電流偏置采用折疊式共源共柵結(jié)構(gòu)，提高了電路的電源抑制比。

圖2　新型無運(yùn)算放大器帶隙基準(zhǔn)源

2.1啟動電路

啟動電路如圖2中I部分所示，其中M24采用倒比管，寬長比很小，具有非常大的導(dǎo)通電阻。當(dāng)電源電壓VDD上電之后，晶體管M24導(dǎo)通，拉高M(jìn)25柵極電壓，M25導(dǎo)通，使得M26也導(dǎo)通，從而使得雙極晶體管Q2、電阻R2、R3和MOS管支路形成導(dǎo)通支路，啟動PTAT基準(zhǔn)電流的電流鏡電路。當(dāng)電路啟動后進(jìn)入正常工作模式，產(chǎn)生基準(zhǔn)電流，流過晶體管M27、M28和M22的電流被M23鏡像，又由于M24寬長比很小，從而使得M23工作于線性區(qū)，漏極電壓接近為零，從而關(guān)閉晶體管M25，不對其他電路部分造成影響。

2.2無運(yùn)算放大器電路的實(shí)現(xiàn)

傳統(tǒng)的帶隙基準(zhǔn)電路中，運(yùn)算放大器使得雙極晶體管Q1和電阻R1上的壓降之和等于雙極晶體管Q2的壓降，這要求運(yùn)算放大器具有較高的增益、較小的輸入失配，加上運(yùn)算放大器本身的頻率補(bǔ)償，使得電路的環(huán)路穩(wěn)定性降低，電路設(shè)計變得復(fù)雜。本文提出了一種新的結(jié)構(gòu)，引進(jìn)了晶體管M1、M2和M3，其中M2的柵極與漏極短接，M3提供了流過Q1和Q2的基極電流，同時M3決定了雙極晶體管Q1和Q2的集電極電壓。

由于M4和M6的電流鏡像作用，流過M1和M2的電流大小相等，即

忽略晶體管的溝道長度調(diào)制效應(yīng)，即有

M3提供了流過晶體管Q1和Q2的基極電流，所以

將IPTAT電流流過電阻R2、R3和雙極晶體管M3，即得到

合理設(shè)置M大小、電阻比例即可得到300 K時溫度系數(shù)為零的帶隙基準(zhǔn)源。

2.3二次溫漂補(bǔ)償電路設(shè)計

由于對VBE的一階線性補(bǔ)償難以滿足SOC芯片內(nèi)部的高精度電路模塊的性能要求，故設(shè)計圖3所示的結(jié)構(gòu)產(chǎn)生IPTAT電流對VBE進(jìn)行二次溫漂補(bǔ)償，補(bǔ)償原理［4］如圖4所示。

因此，可以得到

滿足了帶隙基準(zhǔn)源生成IPTAT電流的要求，流過晶體管M1、M2和M3的電流之和即為IPTAT電流

圖3　無運(yùn)放帶隙基準(zhǔn)電路

圖4　PTAT2電流產(chǎn)生電路

圖中，流過雙極晶體管Q6和Q5的為IPTAT電流，即

又有

得到

所以

在原來的帶隙基準(zhǔn)基礎(chǔ)上添加圖4(a)所示的IPTAT電流產(chǎn)生電路，對VBE進(jìn)行二次溫漂補(bǔ)償，補(bǔ)償原理如圖5所示，即在原來的IPTAT電流基礎(chǔ)上，將IPTAT電流注入到部分電阻上。輸出參考電壓的表達(dá)式即為

式中:，α、β為常量，T為溫度。

經(jīng)過二次補(bǔ)償，使得

經(jīng)此補(bǔ)償之后，VBE的非線性只剩下3次及3次以上的高次非線性項，溫度系數(shù)進(jìn)一步得到優(yōu)化。

圖5　帶隙基準(zhǔn)二次補(bǔ)償原理

3　仿真結(jié)果及分析

基于HHNEC的0.35 μm BCD工藝模型，采用Cadence Spectre軟件進(jìn)行仿真設(shè)計。

圖6所示電路的啟動過成曲線，電路啟動正常，啟動時間小于3 μs，符合設(shè)計要求。

圖6　帶隙基準(zhǔn)源啟動曲線

圖7　一次溫漂補(bǔ)償后的溫漂曲線圖

圖7和圖8分別為經(jīng)過一次溫漂補(bǔ)償及二次溫漂補(bǔ)償后的溫漂曲線圖。無運(yùn)算放大器帶隙基準(zhǔn)電壓進(jìn)行一次補(bǔ)償后的輸出溫漂在－40℃至+100℃的溫度范圍的輸出波動約1.516 mV，溫漂系數(shù)為10.8×10－6/℃。經(jīng)過二次補(bǔ)償后，輸出溫漂在－40℃至+100℃的溫度范圍的輸出波動約361 μV，溫漂系數(shù)為2.57×10－6/℃。

圖8　二次溫漂補(bǔ)償后的溫漂曲線圖

電源抑制比是基準(zhǔn)電壓源的另一個重要特性，對本電路的PSRR特性進(jìn)行方針分析，電路的PSRR特性曲線如圖9所示。可以看出，電路在低頻下電源抑制比為－74 dB，電路整體性能良好。

圖10所示為電路的在27℃情況下的DC掃描結(jié)果?？梢钥闯?，電路具有較寬的電源電壓輸入范圍。

圖9　帶隙基準(zhǔn)源的電源抑制比

圖10　帶隙基準(zhǔn)源直流特性曲線

與其他相關(guān)研究的性能參數(shù)比較，本文設(shè)計帶隙基準(zhǔn)源的PSRR性能以及溫漂系數(shù)具有較明顯的優(yōu)勢，如表1所示。

表1　本文帶隙基準(zhǔn)預(yù)源與相關(guān)文獻(xiàn)中電路比較

4　結(jié)論

本文提出了一種新型的無運(yùn)算放大器的帶隙基準(zhǔn)源，該帶隙基準(zhǔn)源利用相同電流流過相同比例尺寸的晶體管時晶體管的柵源電流大小相同這一特性，避免使用了運(yùn)算放大器。CASCODE電流鏡等結(jié)構(gòu)減小了傳統(tǒng)帶隙基準(zhǔn)的系統(tǒng)失調(diào)和運(yùn)放失調(diào)的影響，同時提高了基準(zhǔn)電壓的電源抑制比。添加的二次溫漂補(bǔ)償結(jié)構(gòu)減少了溫漂系數(shù)，使得設(shè)計的帶隙基準(zhǔn)源具有高精度特性。新型帶隙基準(zhǔn)源的版圖如圖11所示，已成功用于一款步進(jìn)電機(jī)驅(qū)動芯片并流片，并可以廣泛應(yīng)用于數(shù)據(jù)轉(zhuǎn)換器、電源管理等其他芯片。

圖11　帶隙基準(zhǔn)源版圖

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朱鐵柱(1988－)，男，漢族，江蘇淮安人，博士研究生，研究方向為混合集成電路設(shè)計，zhutiezhu@ casic.ac.cn;

馬成炎(1958－)，男，漢族，江蘇無錫人，研究員，研究方向為模擬與射頻集成電路設(shè)計，machengyan@ casic.ac.cn。

The Design of General PCM Receiving and Decoding Circuit

XIE Xiufeng，SU Shujing*
(National Key Laboratory of Electronic Measurement Technology，North University of China，Taiyuan 030051，China)

Abstract:In order to accurately extract the PCM(Pulse Code Modulation) data received from a telemetry system，a common PCM receiving and decoding circuit based on FPGA is designed.The circuit can receive PCM data of different rate by using the bit synchronizer based on phase-locked loop.Its frame synchronizer is based on three-state searching theory so that it can distinguish the data with different structure.The code converter module can convert the six patterns that is NRZ-L/M/S，BiФ-L/M/S.At last the demodulated data is sent to the computer through the USB interface for storage，display and processing.The decoding circuit can identify PCM data stream which has different rates，different patterns and different frame synchronizing code groups.It has both single-ended and differential input interfaces，so it has strong versatility in the field of telemetry.

Key words:PCM; FPGA; general; bit synchronize; frame synchronize

中圖分類號:TN432

文獻(xiàn)標(biāo)識碼:A

文章編號:1005－9490(2015) 03－0538－05

收稿日期:2014－06－06修改日期:2014－08－04

doi:EEACC:6120B10.3969/j.issn.1005－9490.2015.03.014