提升LED驅(qū)動(dòng)芯片視覺刷新率的邏輯電路設(shè)計(jì)

黎官華，王衛(wèi)東

(桂林電子科技大學(xué)信息與通信學(xué)院，廣西桂林541004)

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提升LED驅(qū)動(dòng)芯片視覺刷新率的邏輯電路設(shè)計(jì)

黎官華，王衛(wèi)東*

(桂林電子科技大學(xué)信息與通信學(xué)院，廣西桂林541004)

摘要:為了提升LED顯示屏的畫面質(zhì)量，設(shè)計(jì)了能提高LED顯示屏視覺刷新率的邏輯電路。該電路將一個(gè)顯示周期分為32段，每一段包含有128個(gè)灰度時(shí)鐘周期，占空比由12位灰度數(shù)據(jù)控制。邏輯電路產(chǎn)生的PWM和傳統(tǒng)的PWM相比能提高視覺刷新率，最高能將視覺刷新率提高至32倍;能彌補(bǔ)S-PWM(Scrambled-PWM)在灰度數(shù)據(jù)低時(shí)視覺刷新率低的不足。在Cadence軟件下進(jìn)行設(shè)計(jì)仿真，并在開發(fā)板上進(jìn)行了驗(yàn)證設(shè)計(jì)的可行性。

關(guān)鍵詞:LED顯示屏;邏輯電路; PWM;刷新率

LED顯示屏具有節(jié)能、環(huán)保、色彩鮮艷等優(yōu)勢(shì)被廣泛使用于公共媒體、戶外廣告、亮化工程等領(lǐng)域中［1］?；叶鹊燃?jí)和視覺刷新率是衡量LED顯示屏顯示效果的兩個(gè)重要的指標(biāo)，刷新率越高，人眼越不能感覺到畫面的閃爍;灰度等級(jí)越高，顯示畫面就更加細(xì)膩，同時(shí)色彩會(huì)更加豐富，但是高的灰度等級(jí)和刷新率是相互矛盾的指標(biāo)［2］。在相同的灰階時(shí)鐘下，灰度等級(jí)越高，會(huì)產(chǎn)生刷新率過低的問題［3］。降低灰度等級(jí)或提高灰階時(shí)鐘頻率可以提高視覺刷新率，但是降低灰度等級(jí)會(huì)嚴(yán)重影響畫面的細(xì)膩和色彩，而提高灰階時(shí)鐘頻率容易產(chǎn)生電磁干擾。

1　傳統(tǒng)的PWM和S-PWM

傳統(tǒng)的PWM用灰度數(shù)據(jù)和灰階計(jì)數(shù)器的計(jì)數(shù)值相比較，計(jì)數(shù)器的計(jì)數(shù)值小于或是等于灰階數(shù)據(jù)值時(shí)，LED點(diǎn)亮;計(jì)數(shù)器的計(jì)數(shù)值大于灰階數(shù)據(jù)值后，LED關(guān)閉。對(duì)于任何級(jí)別亮度點(diǎn)亮脈沖的起始位置在同一個(gè)時(shí)間點(diǎn)上，如果所有LED同時(shí)被點(diǎn)亮?xí)a(chǎn)生一個(gè)很大的電流尖峰，會(huì)產(chǎn)生嚴(yán)重的電磁干擾［4］。同時(shí)，在一個(gè)刷新周期內(nèi)，LED點(diǎn)亮和關(guān)閉只有一次，只出現(xiàn)一個(gè)連續(xù)的時(shí)間可變點(diǎn)亮脈沖，刷新率會(huì)很低，可能給人眼帶來閃爍感。S-PWM是將一個(gè)計(jì)數(shù)周期打散為若干個(gè)較短的計(jì)數(shù)周期，打散的計(jì)數(shù)周期之和等于打散前的計(jì)數(shù)周期，占空比也相等，這樣就增加了整體的刷新率［5－6］。S-PWM將一個(gè)PWM周期分為最重要為(MSB)和最不重要位(LSB)，MSB計(jì)數(shù)周期打散后重復(fù)更新多次，再加上一次LSB計(jì)數(shù)周期，使打散的計(jì)數(shù)周期之和等于打散前的計(jì)數(shù)周期，占空比也相等。但是這種調(diào)制也存在一個(gè)重要的問題，當(dāng)MSB的數(shù)據(jù)全為0，LSB數(shù)據(jù)不為0時(shí)，S-PWM和傳統(tǒng)的PWM產(chǎn)生的灰度控制信號(hào)幾乎一樣［7］。這種情況下刷新率并沒有得到提升。

2　改進(jìn)的PWM工作原理

針對(duì)傳統(tǒng)的PWM和S-PWM存在的不足，本文提出了一種改進(jìn)型的PWM。改進(jìn)型的PWM的工作原理是:以4 096個(gè)灰度時(shí)鐘周期(GCLK)為一個(gè)LED顯示周期，將一個(gè)顯示周期分為32段，也就是將一個(gè)完整的PWM劃分為32段pwm，每一段含有128個(gè)灰度時(shí)鐘，每一段占空比由12位灰度數(shù)據(jù)控制，整個(gè)PWM的高電平時(shí)間隨著灰階數(shù)值的加1而增加一個(gè)GCLK，整個(gè)PWM高電平包含的GCLK個(gè)數(shù)等于灰階數(shù)據(jù)的十進(jìn)制值。計(jì)數(shù)器的計(jì)數(shù)值的高5位和灰階數(shù)據(jù)的低5位(LSB)共同進(jìn)行段選，計(jì)數(shù)器值的低7位和灰階數(shù)據(jù)的高7位(MSB)相比較決定每一段的pwm高電平時(shí)間?；译A數(shù)據(jù)小于010h時(shí)，選中的段數(shù)為輸入灰階數(shù)值對(duì)應(yīng)的十進(jìn)制值的兩倍，每段pwm高電平時(shí)間為0.5個(gè)GCLK。選中段的順序?yàn)?1、17＞9、25＞5、21＞13、29＞3、19＞11、27＞7、23＞15、31＞2、18＞10、26＞6、22＞14、30＞4、20＞12、28＞8、24?；译A數(shù)據(jù)大于或等于010h時(shí)，選中的段數(shù)等于與輸入灰階數(shù)值對(duì)應(yīng)的十進(jìn)制值，選中的段pwm的高電平時(shí)間包含的GCLK個(gè)數(shù)等于MSB對(duì)應(yīng)的十進(jìn)制數(shù)值加1，未選中的段pwm的高電平時(shí)間包含的GCLK個(gè)數(shù)等于MSB對(duì)應(yīng)的十進(jìn)制數(shù)值。選中的段順序?yàn)?1＞17＞9＞25＞5＞21＞13＞29＞3＞19＞11＞27＞7＞23＞15＞31＞2＞18＞10＞26＞6＞22＞14＞30＞4＞20＞12＞28＞8＞24＞16＞32。例如灰階數(shù)據(jù)為二進(jìn)制000000100001時(shí)，MSB為0000001，那么段的pwm高電平時(shí)間為2個(gè)GCLK，LSB位為00001表示第1段被選中，選中的第1段pwm高電平時(shí)間為2個(gè)GCLK，剩余的31段為1個(gè)GCLK。隨著灰階數(shù)據(jù)加1，MSB不變，但是低LSB加1，則選中的段數(shù)加1，此時(shí)第1、17段pwm高電平時(shí)間為2個(gè)GCLK，剩余的30段為1個(gè)GCLK。灰階數(shù)據(jù)為FFFh時(shí)，MSB為1111111，那么段的pwm高電平時(shí)間為128個(gè)GCLK，LSB位為11111表示中的1到31段被選中，選中的1到31的pwm高電平時(shí)間128 個(gè)GCLK，剩余的第32段為127個(gè)GCLK。部分波形如圖1所示。

圖1　PWM部分波形

圖2　計(jì)數(shù)器電路

3　邏輯電路實(shí)現(xiàn)圖

3.1計(jì)數(shù)器

12bit的計(jì)數(shù)器如圖2所示，計(jì)數(shù)器由12個(gè)D觸發(fā)器構(gòu)成。其中GCLK為計(jì)數(shù)時(shí)鐘，RST為復(fù)位信號(hào)。當(dāng)RST為低電平時(shí)，各個(gè)觸發(fā)器的輸出端Q 為1，ck1～ck12全為1。當(dāng)RST為高電平時(shí)，低7位計(jì)數(shù)器開始進(jìn)行減1計(jì)數(shù)。當(dāng)ck1～ck7位全為0時(shí)，計(jì)數(shù)了128個(gè)GCLK，經(jīng)過或非門，產(chǎn)生一個(gè)脈沖，高5位開始計(jì)數(shù)。在高5位中，ck8～ck12全為1時(shí)表示第一個(gè)128個(gè)GCLK計(jì)數(shù)5段，隨著計(jì)數(shù)的不斷進(jìn)行，ck8～ck12為0時(shí)表示第32計(jì)數(shù)段。在一個(gè)刷新周期內(nèi)，包含32×128個(gè)GCLK，實(shí)現(xiàn)了12bit的計(jì)數(shù)器。

3.2PWMH及PWML電路

PWMH及PWML電路包括有比較器、加法器，CP、CI模塊電路及輔助選通邏輯判斷電路。比較器由14個(gè)全加器構(gòu)成?；译A數(shù)據(jù)和計(jì)數(shù)器的計(jì)數(shù)值相比較，計(jì)數(shù)器的計(jì)數(shù)值小于或是等于灰階數(shù)據(jù)值時(shí)，LED點(diǎn)亮;計(jì)數(shù)器的計(jì)數(shù)值大于灰階數(shù)據(jù)值后，LED關(guān)閉。在上述原理分析中可知，MSB位全為灰0時(shí)，而且灰階數(shù)據(jù)不小于010h時(shí)，選中段導(dǎo)通時(shí)間為1個(gè)GCLK，未選中的段為0個(gè)GCLK。因此在整個(gè)比較器進(jìn)行兩路數(shù)據(jù)比較，一路是原始的MSB，產(chǎn)生PWML;另一路是MSB加1后的灰階數(shù)據(jù)，經(jīng)過邏輯判斷電路進(jìn)行選擇后產(chǎn)生PWMH。但是灰階數(shù)據(jù)為0的時(shí)，LED在整個(gè)周期不亮的，如圖1所示，所以用LSB位進(jìn)行段選時(shí)只有31個(gè)狀態(tài)。但是每當(dāng)在MSB不為0，LSB全為0的時(shí)，所有的段都被選中，第32段才被選中，因此可以利用這個(gè)條件產(chǎn)生一個(gè)第32段才選中的控制信號(hào)。

在圖1中，灰階數(shù)據(jù)為020h，二進(jìn)制位000000100001時(shí)，32段全部被選中，每段的高電平時(shí)間還是1個(gè)GCLK。若在圖3的加法器模塊還是加1，那么加1后的MSB位數(shù)據(jù)將變?yōu)?000010，再送入比較器中，那么此時(shí)的pwm的高電平時(shí)間為2個(gè) GCLK，和實(shí)際相違背。同理，每當(dāng)LSB位全為0，但是MSB位不全為0時(shí)都會(huì)出現(xiàn)中這種情況。為了解決這個(gè)問題，可以對(duì)灰階數(shù)據(jù)進(jìn)行一個(gè)預(yù)先判斷，判斷電路如圖3的CP、CI模塊。當(dāng)遇到LSB位全為0，但是MSB位不全為0時(shí)，CI為0，那么加法器進(jìn)行加0，再送入比較器進(jìn)行比較。LSB不全為0時(shí)，CI為1，加法器進(jìn)行加1。例如灰階數(shù)據(jù)位為二進(jìn)制000000100001，即圖1中的021h時(shí)，由于LSB不為0，那么加法器加1，輸出為0000010，PM1高電平時(shí)間為2個(gè)GCLK，PWML的高電平時(shí)間為1個(gè)GCLK，低5位為00001表示第一段選中，因此有第一段的高電平時(shí)間為2個(gè)GCLK，其余的31段沒被選中，各段高電平時(shí)間為1個(gè)GCLK。加法器模塊是由7個(gè)半加器構(gòu)成，輸入信號(hào)為G5～G11及CI，輸出為g5～g11，F(xiàn)。由于在灰階數(shù)據(jù)小于010h時(shí)，每段的高電平時(shí)間為0.5個(gè)灰階周期。因此利用比較器的比較結(jié)果PM1和灰階時(shí)鐘GCLK相與，即可得到一個(gè)高電平時(shí)間為0.5 個(gè)GCLK的脈寬調(diào)制波PM2。灰階數(shù)據(jù)G5～G11經(jīng)過一個(gè)8輸出或門產(chǎn)生一個(gè)判斷信號(hào)C，灰階數(shù)據(jù)小于010h時(shí)，C為1，否則為0。C可以作為PM1和PM2的選通信號(hào)，C為1，PM3等于PM2，否則PM3等于PM1。在MSB全為1時(shí)，對(duì)應(yīng)的十進(jìn)制數(shù)為127，加1后變?yōu)槭M(jìn)制數(shù)128，MSB各位為0，進(jìn)位標(biāo)志F 為1。F和PM3經(jīng)過或門，或門的輸出為PWMH，F(xiàn) 為0，PWMH為PM3，F(xiàn)位1，PWMH在整個(gè)長(zhǎng)為128 個(gè)GCLK段中保持高電平。

圖3　PWMH及PWML電路

3.3譯碼電路

灰度數(shù)據(jù)的LSB和計(jì)數(shù)器的高5位ck8～ck12共同進(jìn)行段選。從上述段選的順序可知，隨著LSB的增加，選中的段數(shù)會(huì)加1，LSB所對(duì)應(yīng)的十進(jìn)制數(shù)值是多少，就會(huì)有多少段被選中，溫度計(jì)譯碼也是輸入的二進(jìn)制信號(hào)所對(duì)應(yīng)的十進(jìn)制是多少就會(huì)有多少個(gè)“1”輸出。因此對(duì)LSB譯碼時(shí)采用溫度計(jì)譯碼。為了降低電路的復(fù)雜性，5位溫度計(jì)譯碼由2位溫度計(jì)譯碼和3位溫度計(jì)譯碼共同構(gòu)成。其中2位溫度計(jì)譯碼的輸出作為列信號(hào)，3位溫度計(jì)譯碼的輸出作為行信號(hào)，再結(jié)合電源和地，就構(gòu)成了4行8列的陣列，32個(gè)輸出;每個(gè)輸出端的狀態(tài)是由行、列的狀態(tài)和行列選擇邏輯電路決定［8］。N位溫度計(jì)譯碼有2N－1個(gè)“1”輸出，但是第32段是在LSB全為0，MSB不為0的時(shí)候才被選中。因此可以通過圖3中的CP、CI產(chǎn)生模塊中產(chǎn)生一個(gè)判斷信號(hào)CP，譯碼器的第32個(gè)輸出端CP相或，則5位溫度計(jì)譯碼可以輸出32個(gè)“1”?；译A數(shù)據(jù)小于010h時(shí)，選中的段數(shù)為輸入灰階數(shù)值對(duì)應(yīng)的十進(jìn)制值的兩倍，灰階數(shù)據(jù)大于010h時(shí)選中的段數(shù)為輸入灰階數(shù)值對(duì)應(yīng)的十進(jìn)制值，二進(jìn)制左移一位，相當(dāng)于乘以2。因此可以設(shè)置一個(gè)位移電路，在圖3中，C為1時(shí)，灰階數(shù)值進(jìn)行左移一位。段譯碼器電路的輸入信號(hào)為計(jì)數(shù)器的計(jì)數(shù)值高5位，譯碼32個(gè)輸出，每一個(gè)輸出表示一個(gè)包含128個(gè)GCLK計(jì)數(shù)段。

圖4　譯碼電路

3.4選擇邏輯電路

比較器產(chǎn)生了兩個(gè)不同的結(jié)果，一個(gè)是PWML，另一個(gè)是PWMH。每一段pwm是PWML還是PWMH，由溫度計(jì)譯碼決定，溫度計(jì)譯碼輸出為“1”，則段的輸出為PWMH，否則為PWML。但是第幾段pwm輸出由段譯碼器決定，段譯碼器的P1端輸出為“1”則表示第一段輸出。溫度計(jì)譯碼的結(jié)果和段譯碼的結(jié)果共同決定第圖5中pw狀態(tài)。他們邏輯關(guān)系如表1所示，pwn經(jīng)過圖5的PWM合成模塊，得到一個(gè)完整的PWM。

圖5　選擇邏輯電路

表1　Pn、Sn與Pwn的邏輯關(guān)系表

5　仿真驗(yàn)證結(jié)果及分析

采用Cadence ADE仿真平臺(tái)中的Spectre Verilog數(shù)?；旌戏抡嫫鲗?duì)電路進(jìn)行仿真。PWM1、PWM2、PWM3、PWM4分別為輸入灰階數(shù)據(jù)003h、007h、023h及103h時(shí)PWM輸出波形。003h和007h都小于010h，選中的段數(shù)是其對(duì)應(yīng)的二進(jìn)制輸出數(shù)值的兩倍，因此PWM1、PWM2分別有6個(gè)和14個(gè)高電平脈沖，可見在灰階數(shù)據(jù)低的時(shí)候，刷新率也有了提高。023h及103h都大于010h，MSB和LSB位不全為0，選中的段數(shù)是其對(duì)應(yīng)的二進(jìn)制輸出數(shù)值。因此，選中的段數(shù)分3，即有3段輸出的是兩路比較器輸出PWMH，剩下29段輸出的是PWML，在一個(gè)完整的PWM內(nèi)有32個(gè)高電平脈沖，刷新率是傳統(tǒng)的PWM的32倍。

圖6　PWM的仿真結(jié)果圖

圖7是第17段的pwm高電平包含的GCLK個(gè)數(shù)。003h、007h、023h及103h時(shí)，17th都被選中。003h和007h都小于010h，其pwm只包含0.5個(gè)GCLK，PWM1和PWM2的總的高電平時(shí)間分別為3個(gè)、7個(gè)GCLK。023h的MSB為0000001，那么比較器輸出中PWMH包含2個(gè)GCLK，PWM包含1個(gè)GCLK，所以PWM1的高電平包含有(3×2+29×1)個(gè)GCLK，和023h對(duì)應(yīng)的十進(jìn)制值35相符合。

圖7　第17顯示段pwm仿真圖

為了進(jìn)一步驗(yàn)證電路的可靠性，在QuartsⅡ軟件中建立上述原理圖，并下載到FPGA中，用撥碼開關(guān)模擬灰階數(shù)據(jù)輸入，通過示波器觀看PWM的輸出波形。當(dāng)模擬的輸入值為103h時(shí)，PWM的輸出波形如圖8所示，波形和圖7中的PWM4相符合。

圖8　灰階數(shù)據(jù)為103 h時(shí)PWM圖

6　總結(jié)

本文分析了傳統(tǒng)的PWM和S-PWM的不足，設(shè)計(jì)了一種實(shí)現(xiàn)改進(jìn)型的PWM的電路。電路包含了計(jì)數(shù)器、比較器、譯碼器等模塊，將一個(gè)完整的PWM顯示周期劃分為32個(gè)顯示段，不同的灰階數(shù)據(jù)每個(gè)顯示段包含的GCLK不同。劃分前的PWM和劃分后的PWM占空比相一致。改進(jìn)型的PWM即使在灰階數(shù)據(jù)很低時(shí)視覺刷新率也有了很大提高，提升了LED顯示屏的畫面質(zhì)量。

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黎官華(1987－)，男，漢族，廣西玉林人，桂林電子科技大學(xué)集成電路工程碩士研究生，研究方向?yàn)閿?shù)模混合集成電路設(shè)計(jì)，69571294@ qq.com;

王衛(wèi)東(1956－)，男，漢族，桂林電子科技大學(xué)碩士生導(dǎo)師，教授，中國(guó)通信學(xué)會(huì)高級(jí)會(huì)員，研究方向?yàn)槟M集成電路與電流模式電路。

Design of High Refresh Rate and High Precision LED Constant Current Drive Circuit

LI Guanhua，WANG Weidong*
(School of Information and Communication Engineering，Guilin University of Electronic Technology，Guilin Guangxi 541004，China)

Abstract:In order to improve the quality of image of LED display，a high refresh rate and high stability LED constant current drive circuit was designed.A complete PWM is divided into 32 sections.A novel counter is designed by modified the M-serial to produce irregular PWM，improves visual refresh rate.At the same time，improve the band gap reference source and using high output impedance current mirror to improve the stability of current.

Key words:high refresh; high stability; band gap reference source; current mirror

中圖分類號(hào):TN432

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 03－0526－05

收稿日期:2014－06－30修改日期:2014－08－12

doi:EEACC:4240D; 121010.3969/j.issn.1005－9490.2015.03.012