一種低抖動(dòng)電荷泵鎖相環(huán)的設(shè)計(jì)*

白　楊，張萬榮，江之韻，胡瑞心，卓匯涵，陳昌麟，趙飛義

(北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124)

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一種低抖動(dòng)電荷泵鎖相環(huán)的設(shè)計(jì)*

白楊，張萬榮*，江之韻，胡瑞心，卓匯涵，陳昌麟，趙飛義

(北京工業(yè)大學(xué)電子信息與控制工程學(xué)院，北京100124)

摘要:采用動(dòng)態(tài)鑒頻鑒相器、基于常數(shù)跨導(dǎo)軌到軌運(yùn)算放大器的電荷泵、差分型環(huán)形壓控振蕩器，設(shè)計(jì)了一種低抖動(dòng)的電荷泵鎖相環(huán)?；赟MIC 0.18-μm CMOS工藝，利用Cadence軟件完成了電路的設(shè)計(jì)與仿真。結(jié)果表明，動(dòng)態(tài)的鑒頻鑒相器，有效消除了死區(qū)。新型的電荷泵結(jié)構(gòu)，在輸出電壓為0.5 V～1.5 V時(shí)將電流失配減小到了2%以下。壓控振蕩器在頻率為1 MHz時(shí)輸出的相位噪聲為－94.87 dB在1 MHz，調(diào)諧范圍為0.8 GHz～1.8 GHz。鎖相環(huán)鎖定后輸出電壓波動(dòng)為2.45 mV，輸出時(shí)鐘的峰峰值抖動(dòng)為12.5 ps。

關(guān)鍵詞:電荷泵鎖相環(huán);低抖動(dòng);常數(shù)跨導(dǎo)軌到軌運(yùn)算放大器;環(huán)形壓控振蕩器

項(xiàng)目來源:北京市自然基金項(xiàng)目(4142007，4143059)

電荷泵鎖相環(huán)(CPPLL)廣泛應(yīng)用于時(shí)鐘生成、頻率綜合、高速串行通信和3G無線通信等領(lǐng)域。以其高速、低成本、低功耗和易于集成等優(yōu)點(diǎn)，在當(dāng)今電子時(shí)代發(fā)揮著不可替代的作用。CMOS技術(shù)的出現(xiàn)，使電荷泵鎖相環(huán)實(shí)現(xiàn)了低功耗、小面積和低相位噪聲的優(yōu)勢(shì)。但是在低成本、低功耗等情況下，如何實(shí)現(xiàn)低抖動(dòng)的電荷泵鎖相環(huán)已經(jīng)引起了全球的研究熱潮［1］。

傳統(tǒng)的電荷泵鎖相環(huán)存在抖動(dòng)問題的主要原因有以下幾方面:①鑒頻鑒相器復(fù)位脈沖信號(hào)延遲時(shí)間不足產(chǎn)生死區(qū)、輸出信號(hào)延遲時(shí)間不同造成控制電壓周期性減幅振蕩產(chǎn)生的電路抖動(dòng)［2］。②電荷泵的電流失配產(chǎn)生電路雜波，電荷共享引起控制電壓波動(dòng)［3］。③壓控振蕩器的相位噪聲引起電路的抖動(dòng)［4］。

基于上述對(duì)電荷泵鎖相環(huán)抖動(dòng)產(chǎn)生的分析，采用了動(dòng)態(tài)鑒頻鑒相器結(jié)構(gòu)、基于?？鐚?dǎo)軌到軌運(yùn)算放大器的電荷泵結(jié)構(gòu)、差分型的環(huán)形壓控振蕩器結(jié)構(gòu)，有效解決了抖動(dòng)對(duì)電路性能產(chǎn)生的不良影響。

1　電荷泵鎖相環(huán)基本原理

電荷泵鎖相環(huán)電路的基本結(jié)構(gòu)如圖1所示，包括鑒頻鑒相器(PFD)、電荷泵(CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)和分頻器。

圖1　鎖相環(huán)的結(jié)構(gòu)圖

電荷泵鎖相環(huán)的基本原理是:鑒頻鑒相器(PFD)檢測(cè)出輸入?yún)⒖紩r(shí)鐘Fref與分頻器分頻之后時(shí)鐘Fn的相位差和頻率差，產(chǎn)生能夠控制電荷泵(CP)充電狀態(tài)和放電狀態(tài)的相應(yīng)電壓信號(hào)UP和DOWN。電荷泵電路將UP信號(hào)和DOWN信號(hào)轉(zhuǎn)換成充電、放電電流信號(hào)，對(duì)環(huán)路濾波器(LPF)內(nèi)部電容進(jìn)行充放電。環(huán)路濾波器將電荷泵輸出的脈沖信號(hào)轉(zhuǎn)換成直流模擬控制信號(hào)Vctrl。壓控振蕩器(VCO)根據(jù)控制電壓Vctrl的大小調(diào)整輸出時(shí)鐘頻率Fvco，使通過分頻器后的信號(hào)頻率與輸入?yún)⒖紩r(shí)鐘頻率盡量接近。整個(gè)環(huán)路形成了一個(gè)反饋系統(tǒng)，輸出信號(hào)最終在頻率和相位上與參考時(shí)鐘信號(hào)同步，并達(dá)到鎖定狀態(tài)［5］。

2　電荷泵鎖相環(huán)電路設(shè)計(jì)

本文所設(shè)計(jì)的電荷泵鎖相環(huán)電路由鑒頻鑒相器、電荷泵、壓控振蕩器、環(huán)路濾波器和分頻器5個(gè)模塊組成。下面具體分析各主要模塊的電路實(shí)現(xiàn)。

2.1動(dòng)態(tài)的鑒頻鑒相器(PFD)

傳統(tǒng)鑒頻鑒相器當(dāng)輸入信號(hào)的相位差ΔΦ小于某個(gè)定值Φ0時(shí)，產(chǎn)生的窄脈沖由于結(jié)點(diǎn)電容的存在，會(huì)有一定的上升時(shí)間和下降時(shí)間，這樣就沒有足夠的時(shí)間到達(dá)高電平，從而無法打開電荷泵開關(guān)注入電流，使環(huán)路增益降到零且輸出相位不能鎖定。這個(gè)±Φ0的區(qū)域被稱為死區(qū)，死區(qū)會(huì)引起鎖相環(huán)電路的抖動(dòng)，影響整個(gè)電路的工作性能。因此本文設(shè)計(jì)了一種能夠有效消除死區(qū)，降低電路抖動(dòng)的動(dòng)態(tài)PFD。其結(jié)構(gòu)如圖2所示，該結(jié)構(gòu)由兩個(gè)邊沿觸發(fā)的可復(fù)位D觸發(fā)器、一個(gè)延遲單元和一個(gè)緩沖單元組成。其中，在D觸發(fā)器的復(fù)位路徑中加入了由異或門和反相器組成的延遲單元，使窄脈沖信號(hào)有足夠的時(shí)間到達(dá)高電平，有效消除死區(qū)，減小電路的抖動(dòng)。同時(shí)，緩沖單元在使用反相器的基礎(chǔ)上加入了互補(bǔ)傳輸門，保證了信號(hào)UP和DOWN開、關(guān)電荷泵的延遲時(shí)間相同，防止了控制電壓的周期性減幅振蕩引起電路抖動(dòng)［6］。此電路結(jié)構(gòu)擁有速度快、無靜態(tài)功耗、動(dòng)態(tài)功耗低的優(yōu)點(diǎn)。

圖2　鑒頻鑒相器結(jié)構(gòu)圖

2.2基于常數(shù)跨導(dǎo)軌到軌運(yùn)算放大器的電荷泵(CP)

電荷泵是電荷泵鎖相環(huán)中非常關(guān)鍵的模塊，直接影響鎖相環(huán)的整體性能。傳統(tǒng)的電荷泵存在著電流失配和電荷共享的非理想因素。電流失配會(huì)產(chǎn)生電路雜波，電荷共享會(huì)引起電荷泵的輸出電壓波動(dòng)，二者都會(huì)不同程度上引起電路的抖動(dòng)［7］。本文提出的電荷泵結(jié)構(gòu)如圖3所示，本結(jié)構(gòu)由電流參考支路(M7、M8、M9、M10)、電荷泵支路(M1、M2、M3、M4、M5、M6)、常數(shù)跨導(dǎo)軌到軌運(yùn)算放大器(Amp1)和運(yùn)算放大器(Amp2)組成。

圖3　電荷泵結(jié)構(gòu)圖

為了抑制電流失配產(chǎn)生的影響，本文采用了以PMOS電流鏡為負(fù)載的差分放大器Amp2與晶體管(M1～M10)負(fù)反饋連接的電路結(jié)構(gòu)。這種結(jié)構(gòu)能夠有效地鉗位結(jié)點(diǎn)X和結(jié)點(diǎn)Z的電壓，使其滿足Vx= Vz。則流過晶體管M8的電流I1與流過晶體管M1的電流I2相等，流經(jīng)晶體管M9的電流I3與流經(jīng)晶體管M3的電流I4相等。而流經(jīng)同一支路的電流I3和I1顯然也相等，所以流經(jīng)晶體管M1的電流I2與流經(jīng)晶體管M3的電流I4相等，消除了電流失配產(chǎn)生的電路抖動(dòng)。

為了抑制電荷共享產(chǎn)生的影響，本文采用了將圖4所示的常數(shù)跨導(dǎo)軌到軌運(yùn)算放大器Amp1連接成負(fù)反饋的電路結(jié)構(gòu)，使得電荷泵差分輸出端電壓當(dāng)滿足Vds－M1=Vds－M2=Vds－M3=Vds－M4時(shí)，開關(guān)M1、M3由同時(shí)導(dǎo)通到同時(shí)關(guān)斷的過程中，電流源M5和電流源M6漏端的電壓不變。因此我們解決了電荷共享引起的電荷泵輸出電壓波動(dòng)的問題，保證了電荷泵可以產(chǎn)生穩(wěn)定的輸出電壓，降低了鎖相環(huán)的抖動(dòng)，提升了鎖相環(huán)的整體性能。

圖4　?？鐚?dǎo)軌到軌運(yùn)算放大器結(jié)構(gòu)圖

2.3差分型環(huán)形壓控振蕩器(VCO)

壓控振蕩器作為CPPLL中重要模塊之一，直接決定了CPPLL的輸出信號(hào)的準(zhǔn)確性［9］。若VCO有足夠大的頻率調(diào)諧范圍，電路可以實(shí)現(xiàn)良好的性能。為了獲得較大的頻率調(diào)諧范圍、較小的芯片面積和較小的功耗，設(shè)計(jì)中采用了環(huán)形壓控振蕩器結(jié)構(gòu)如圖5所示。它是差分型的延遲單元構(gòu)成的3級(jí)級(jí)聯(lián)的結(jié)構(gòu)。這種差分型的結(jié)構(gòu)不僅對(duì)共模噪聲具有良好的抑制作用，而且在延遲級(jí)數(shù)上表現(xiàn)出了很大的靈活性。此壓控振蕩器結(jié)構(gòu)對(duì)鎖相環(huán)抖動(dòng)的降低具有突出貢獻(xiàn)。

圖5　壓控振蕩器結(jié)構(gòu)圖

延遲單元中負(fù)載管Mp0和Mp1交叉耦合，正反饋效應(yīng)導(dǎo)致了開關(guān)信號(hào)的再生性，使輸出信號(hào)接近滿擺幅。延遲單元所具有的無電流源的軌到軌輸出特性［10］，使得該結(jié)構(gòu)更適合在低電源電壓下工作?？煽毓躆n0和Mn1接入到耦合回路中，通過改變耦合強(qiáng)度來改變頻率。具體原理是:環(huán)振中傳送的信號(hào)是完全開關(guān)信號(hào)，初始情況下Vout=0，Voutn= VDD。此時(shí)Mp0管的柵壓為0，Mpl管的柵壓在Mn0管的鉗制作用下達(dá)到Vctrl－Vthn。當(dāng)輸入信號(hào)發(fā)生切換即由0變至VDD由VDD變至

圖6　環(huán)路濾波器結(jié)構(gòu)圖

由分析可知，壓控管Mn0和Mn1通過控制PMOS管的最大柵壓，控制了反饋回路的強(qiáng)度。因?yàn)檫@些PMOS負(fù)載管的最小柵壓為0，改變它們的最大柵壓相當(dāng)于改變周期內(nèi)PMOS柵壓的平均值，相應(yīng)的就改變了流過PMOS管的平均電流。這樣通過改變控制電壓，就改變了延遲單元的延遲時(shí)間及對(duì)應(yīng)的輸出頻率。同時(shí)，設(shè)計(jì)中引入了輔助輸入對(duì)管Mp2和Mp3，其前饋?zhàn)饔每梢杂行г黾迎h(huán)振的輸出頻率，達(dá)到增加VCO調(diào)諧范圍的目的。為了使輔助通路信號(hào)傳輸不干擾主環(huán)路振蕩，輔助輸入對(duì)管增益強(qiáng)度應(yīng)弱于主輸入對(duì)管。

2.4環(huán)路濾波器和分頻器

為了實(shí)現(xiàn)上述主要模塊低抖動(dòng)的性能，以及保證電荷泵鎖相環(huán)工作性能良好，本文還設(shè)計(jì)了二階無源低通濾波器和電流模邏輯的整數(shù)分頻器。在電荷泵鎖相環(huán)中，濾波器都為電流型［11］。本文的環(huán)路濾波器采用了二階無源濾波器，如圖6所示。它由一個(gè)電阻(R1)和兩個(gè)電容(C1、C2)組成，C1= 100 pF，C2=15 pF，R1= 6 kΩ可以形成兩個(gè)極點(diǎn)和一個(gè)零點(diǎn)。其中，R1主要決定電荷泵鎖相環(huán)系統(tǒng)的環(huán)路帶寬，C1主要決定電荷泵鎖相環(huán)系統(tǒng)的穩(wěn)定性，C2在系統(tǒng)傳輸函數(shù)中增加一個(gè)極點(diǎn)，有助于更好地濾除VCO控制電壓上的高頻成分。

分頻器在鎖相環(huán)電路中起到一個(gè)頻率倍增的作用［12］。即壓控振蕩器輸出的時(shí)鐘通過分頻器再與輸入?yún)⒖紩r(shí)鐘相比較，就可得到一個(gè)頻率加N倍的時(shí)鐘信號(hào)，當(dāng)然相位依然和參考時(shí)鐘是同步的。本設(shè)計(jì)中的整數(shù)分頻器是由如圖7所示的基本單元構(gòu)成的二分頻電路，它是電流模邏輯(CML)差分電路的兩級(jí)級(jí)聯(lián)結(jié)構(gòu)，CML分頻采用差分對(duì)接入差分信號(hào)，具有抗干擾能力強(qiáng)、噪聲低、擺幅小，功耗低的特點(diǎn)，但要注意和前級(jí)的輸出幅度相匹配，如果峰峰值太大，則容易被削波，如果太小，則可能不會(huì)正確的分頻。

圖7　分頻器基本單元結(jié)構(gòu)圖

3　電荷泵鎖相環(huán)仿真驗(yàn)證

基于SMIC 0.18-μm CMOS工藝，通過仿真軟件Cadence Spectre對(duì)設(shè)計(jì)的電路進(jìn)行了仿真。CPPLL中電荷泵的充電電流和放電電流的匹配度仿真結(jié)果如圖8所示，在輸出電壓為0.5 V～1.5 V時(shí)，充電電流和放電電流均能很好的匹配，電流失配小于2%，有效降低了電路的抖動(dòng)。

圖8　電荷泵的電流匹配度

CPPLL中壓控振蕩器相位噪聲的仿真結(jié)果如圖9所示，在頻率為1 MHz時(shí)壓控振蕩器的相位噪聲為－94.87 dB@ 1 MHz。壓控振蕩器的調(diào)諧范圍的仿真結(jié)果如圖10所示，其范圍為0.8 GHz～1.8 GHz。

CPPLL鎖定的仿真結(jié)果如圖11所示，CPPLL 在500 ns之后被鎖定，鎖相環(huán)電路工作性能良好。鎖定的CPPLL輸出電壓波動(dòng)的仿真結(jié)果如圖12所示，波動(dòng)為2.45 mV，輸出電壓的波動(dòng)得到了有效降低，對(duì)鎖相環(huán)輸出抖動(dòng)的降低做出了貢獻(xiàn)。

圖9　壓控振蕩器的相位噪聲

圖10　壓控振蕩器的調(diào)諧范圍

圖12　電荷泵鎖相環(huán)鎖定的輸出電壓波動(dòng)

電荷泵鎖相環(huán)的整體性能指標(biāo)如表1所示，CPPLL的控制電壓波動(dòng)為2.45 mV，輸出時(shí)鐘的峰峰值抖動(dòng)為12.5 ps。電荷泵鎖相環(huán)整體電路的抖動(dòng)得到了有效降低。

表1　CPPLL整體性能指標(biāo)

4　結(jié)論

本文基于SMIC 0.18-μm CMOS工藝，實(shí)現(xiàn)了一種低抖動(dòng)電荷泵鎖相環(huán)的設(shè)計(jì)。通過延遲單元的運(yùn)用PFD很顯然的消除了死區(qū)，減小了抖動(dòng)。仿真結(jié)果顯示，VCO的調(diào)諧范圍為0.8 GHz～1.8 GHz，在頻率為1MHz時(shí)的相位噪聲為－94.87 dB@ 1 MHz。電荷泵的電流失配在輸出電壓為0.5 V～1.5 V時(shí)小于2%。電荷泵鎖相環(huán)鎖定后輸出電壓波動(dòng)為2.45 mV，CPPLL輸出時(shí)鐘的峰峰值抖動(dòng)為12.5 ps。

參考文獻(xiàn):

［1］王旭，朱紅衛(wèi).一種用于時(shí)鐘數(shù)據(jù)恢復(fù)的寬帶鎖相環(huán)設(shè)計(jì)［J］.電子器件，2013，36(6) :828－832.

［2］Chen W H，Inerowicz M E，Byunghoo J.Phase Frequency Detector with Minimal Blind Zone for Fast Frequency Acquisition［J］.IEEE Transactions on Circuits and SystemsⅡ:Express Briefs，2010，57 (12) :936－940.

［3］Yoshimura T，Iwade S，Makino H，et al.Analysis of Pull-in Range Limit by Charge Pump Mismatch in a Linear Phase-Locked Loop ［J］.IEEE Transactions on Circuits and Systems I:Regular Papers，2013，60(4) :896－907.

［4］Yang X，Lu X，Babakhani A.A Free-Space Optically Locked VCO with Picosecond Timing Jitter in 0.18-μm CMOS［J］.Photonics Technology Letters，2014，26(12) :1180－1183.

［5］Ferriss M，Rylyakov A，Tierno J A，et al.A 28 GHz Hybrid PLL in 32 nm SOI CMOS［J］.IEEE Journal of Solid-State Circuits，2014，49(4) :1027－1035.

［6］Szortyka V，Qixian Shi，Raczkowski K，et al.21.4 A 42 mW 230 fs-Jitter Sub-Sampling 60 GHz PLL in 40 nm CMOS［C］/ /IEEE International Solid-State Circuits Conference Digest of Technical Papers(ISSCC)，San Francisco，America，2014:366－367.

［7］陳志華.一種2.4-GHz全集成雙環(huán)路頻率綜合器的設(shè)計(jì)［J］.電子器件，2014，37(3) :399－402.

［8］Wang Minsheng，Mayhugh T L，Embabi S H K，et al.Constant-Gm Rail-to-Rail CMOS Op-Amp Input Stage with Overlapped Transition Regions［J］.IEEE Journal of Solid-State Circuits，1999，34(2) :148－156.

［9］Behzad Razavi.Design of Analog CMOS Integrated Circuits［M］.Xi’an:Xi’an JiaoTong University Publishing Company，2002:348－351.

［10］Lee I-Ting，Tsai Yun-Ta，Liu Shen-Iuan.A Wide-Range PLL Using Self-Healing Prescaler/VCO in 65-nm CMOS［J］.IEEE Transactions on Very Large Scale Integration(VLSI) Systems，2013，21(2) :250－258.

［11］高棟，張萬榮，金冬月，等.一款應(yīng)用于多頻帶的基于新型Cascode有源電感的高Q帶通濾波器［J］.電子器件，2013，36(5) :667－671.

［12］Xiu Liming，Lin WinTing，Lee TsungTa.Flying-Adder Fractional Divider Based Integer-N PLL:2nd Generation FAPLL as On-Chip Frequency Generator for SoC［J］.IEEE Journal of Solid-State Circuits，2013，48(2) :441－455.

白　楊(1987－)，女，蒙古族，遼寧人，北京工業(yè)大學(xué)碩士研究生，研究方向?yàn)樯漕l器件與射頻集成電路設(shè)計(jì)，baiyang0630@ 163.com;

張萬榮(1964－)，男，漢族，河北人，教授，北京工業(yè)大學(xué)博士生導(dǎo)師，研究方向?yàn)樯漕l器件與射頻集成電路、微電子器件與集成電路可靠性研究，wrzhang@ bjut.edu.cn。

A New CMOS Electronically Tunable Current Conveyor with Wide Tuning Range

HU Xuguang，WANG Weidong*
(School of Information and Communication Engineering，Guilin University of Electronic Technology，Guilin Guangxi 541004，China)

Abstract:A new CMOS electronically tunable second-generation current conveyor(ECCII) with wide tuning range was presented.By introducing the log-antilog current amplifier based on DDCC，the current gain was controlled electronically by adjusting the ratio of DC bias currents of the ECCII，In a certain range of the bias current，0＜k≤10.The input stage adopts rail to rail structure by adding a cascode current mirror in the second level，increase the voltage tracking accuracy.Using SMIC 0.18 μm CMOS technology，the Spectre simulation results showed that vx/vyand iz/ixhad－3 dB bandwidth of 300 MHz and 155 MHz，Voltage tracking accuracy is 0.997，DC power consumption was 1.642 4 mW.The ECCII has comprehensive applications in the tunable current mode continuous time filters.

Key words:electronically tunable second-generation current; wide tuning range; log-antilog current amplifier; DDCC; current mode filters

中圖分類號(hào):TN433

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 03－0516－05

收稿日期:2014－07－09修改日期:2014－08－03

doi:EEACC:121010.3969/j.issn.1005－9490.2015.03.010