高速PCB設(shè)計(jì)中的差分等長(zhǎng)處理及仿真驗(yàn)證*

楊章平

(中國(guó)電子科技集團(tuán)公司第三十研究所，四川 成都 610041)

?

高速PCB設(shè)計(jì)中的差分等長(zhǎng)處理及仿真驗(yàn)證*

楊章平

(中國(guó)電子科技集團(tuán)公司第三十研究所，四川 成都 610041)

在進(jìn)行高速PCB(Printed Circuit Board)設(shè)計(jì)時(shí)，通常需要對(duì)差分信號(hào)線的相對(duì)時(shí)延進(jìn)行控制，以滿(mǎn)足信號(hào)完整性要求，因此，如何處理差分線的等長(zhǎng)，是需要解決的一個(gè)問(wèn)題。通過(guò)分析不同相對(duì)時(shí)延對(duì)差分及共模信號(hào)波形的影響，得出相對(duì)時(shí)延對(duì)信號(hào)的影響及與信號(hào)的上升/下降時(shí)間有關(guān)，并給出了確定信號(hào)上升/下降時(shí)間的方法，最后對(duì)DSP(Digital Signal Processor)和DDR3(Double Data Rate Tree)內(nèi)存之間的信號(hào)進(jìn)行了仿真分析，驗(yàn)證了前述分析結(jié)果的正確性。

差分信號(hào)；共模信號(hào)；相對(duì)時(shí)延；上升/下降時(shí)間；仿真

0 引 言

差分線對(duì)是指一對(duì)存在耦合的傳輸線。差分信號(hào)的傳輸是利用兩個(gè)輸出驅(qū)動(dòng)來(lái)驅(qū)動(dòng)差分線對(duì)，一根攜帶信號(hào)，另一根攜帶它的互補(bǔ)信號(hào)。實(shí)際需要的就是差分線對(duì)間的電壓差，它攜帶著要傳輸?shù)男畔1]。差分發(fā)送器兩個(gè)單端發(fā)送的信號(hào)大小相同，相位相反，如果兩個(gè)信號(hào)同時(shí)到達(dá)接收端，那么信號(hào)將得到正確的接收。但是，信號(hào)在傳輸線上傳輸時(shí)，會(huì)產(chǎn)生時(shí)延，如果某一單端信號(hào)的傳輸距離較長(zhǎng)，其時(shí)延也會(huì)較大，兩個(gè)信號(hào)之間就存在相對(duì)時(shí)延，這相當(dāng)于其中一個(gè)信號(hào)發(fā)生了相移，接收端接收到的差分信號(hào)就會(huì)在一定程度上產(chǎn)生失真。如果失真幅度過(guò)大，可能出現(xiàn)信號(hào)在接收端無(wú)法正常接收等問(wèn)題，使得電路功能無(wú)法正常實(shí)現(xiàn)。因此，要盡量減小差分對(duì)的兩個(gè)單端信號(hào)之間的相對(duì)時(shí)延。

PCB Layout工程師在進(jìn)行PCB設(shè)計(jì)時(shí)，由于元器件的密集度和布局布線的復(fù)雜性，走線中不可避免的會(huì)出現(xiàn)拐角，拐角的存在使得差分信號(hào)線兩線長(zhǎng)度出現(xiàn)不一致，差分信號(hào)對(duì)之間產(chǎn)生相位差[2]，因此通常需要對(duì)差分線對(duì)進(jìn)行等長(zhǎng)處理?？墒窍鄬?duì)時(shí)延需要控制在多大范圍內(nèi)，經(jīng)常會(huì)使我們犯難，如果相對(duì)時(shí)延過(guò)大，信號(hào)可能會(huì)發(fā)生較大的失真，信號(hào)完整性得不到保障，相對(duì)時(shí)延過(guò)小，處理起來(lái)有時(shí)候比較麻煩，特別是當(dāng)差分對(duì)比較多時(shí)，過(guò)于嚴(yán)格的等長(zhǎng)控制會(huì)消耗不少的精力，而且由于印制板加工工藝的限制，過(guò)于精細(xì)的設(shè)計(jì)往往難以達(dá)到。因此，在實(shí)際設(shè)計(jì)中，只需要將等長(zhǎng)控制在適度范圍就可以了。

本文以差分理論及信號(hào)完整性理論為基礎(chǔ)，采用作函數(shù)圖的方式，闡述了差分對(duì)間的相對(duì)時(shí)延對(duì)差分信號(hào)的影響，提出了使用信號(hào)時(shí)鐘周期或頻率來(lái)估計(jì)差分等長(zhǎng)控制大小的簡(jiǎn)單方法，并通過(guò)仿真驗(yàn)證，說(shuō)明了該方法的可行性。

1 相對(duì)時(shí)延對(duì)信號(hào)的影響

差分信號(hào)線中傳輸?shù)男盘?hào)包含了信號(hào)的差模分量和信號(hào)的共模分量。

差分信號(hào)的大小為兩個(gè)信號(hào)之差，即：

Vdiff=V1-V2

(1)

共模信號(hào)的大小為兩個(gè)信號(hào)和的一半，即：

(2)

因而，單根信號(hào)線的電壓變化，必然會(huì)對(duì)差分信號(hào)和共模信號(hào)同時(shí)產(chǎn)生影響。下面，我們通過(guò)使用graph軟件作數(shù)學(xué)函數(shù)圖，分別研究信號(hào)相對(duì)時(shí)延對(duì)差分和共模信號(hào)的影響。為了便于研究，將信號(hào)近似為上升時(shí)間和下降時(shí)間相等的梯形波形來(lái)進(jìn)行分析。

1.1 對(duì)差分信號(hào)的影響

差分線對(duì)的正相端信號(hào)、負(fù)相端信號(hào)及差分信號(hào)如圖1所示(圖1-3中，y軸表示信號(hào)電壓，x軸表示時(shí)間)，其中實(shí)線為差分信號(hào)波形。

圖1 差分信號(hào)波形

如果正相端信號(hào)相對(duì)于負(fù)相端信號(hào)有一個(gè)相移，正相端信號(hào)和負(fù)相端信號(hào)之差在上升或下降沿處將會(huì)發(fā)生改變，其變化隨著相移大小的不同而不同。使用Tr來(lái)表示上升或下降時(shí)間二者中最小的一個(gè)值。圖2給出了不同相移時(shí)的差分信號(hào)波形。從圖中可以看到，在相移小于Tr的0.2倍時(shí)，信號(hào)失真較小，隨著相移的增大，差分波形的失真逐漸增大，當(dāng)相移超過(guò)Tr時(shí)，波形出現(xiàn)了非單調(diào)的區(qū)域。此處的非單調(diào)區(qū)域是一條直線，但是對(duì)于實(shí)際信號(hào)，由于存在反射等因素，非單調(diào)區(qū)域可能出現(xiàn)較大的起伏，形成干擾脈沖，造成信號(hào)的誤觸發(fā)，是應(yīng)該避免的。此外，從圖中可以看出，差分波形的上升沿隨著相移的增大逐漸變緩，對(duì)于數(shù)據(jù)信號(hào)，可能造成建立時(shí)間不足，而對(duì)于時(shí)鐘信號(hào)而言，可能造成保持時(shí)間不夠等時(shí)序問(wèn)題。

圖2 差分信號(hào)波形的變化

1.2 對(duì)共模信號(hào)的影響

單端信號(hào)的相移不僅會(huì)影響差分波形，同樣，也會(huì)使得共模信號(hào)的波形產(chǎn)生改變。當(dāng)正相端信號(hào)產(chǎn)生相移時(shí)，共模信號(hào)會(huì)出現(xiàn)波動(dòng)，圖3給出了不同正相端相移時(shí)，共模信號(hào)的波形圖。從圖中可以看到，共模信號(hào)的波動(dòng)幅度跟相移大小有關(guān)。當(dāng)相移大小分別為0.05Tr、0.1Tr、0.2Tr和0.5Tr時(shí)，共模信號(hào)的波動(dòng)幅度約為原幅值的5%、10%、20%和50%。當(dāng)相移增大到Tr及以上時(shí)，波動(dòng)幅度約為100%，達(dá)到最大波動(dòng)幅度。共模信號(hào)的變化可能會(huì)引起EMI(Electro Magnetic Interference)問(wèn)題，而且由于許多情況下，共模信號(hào)并沒(méi)有被端接，會(huì)在接收端形成反射，造成信號(hào)振鈴，因而，應(yīng)盡量減小共模信號(hào)的波動(dòng)。

圖3 共模信號(hào)波形的變化

綜上所述，差分對(duì)之間相對(duì)時(shí)延過(guò)大可能造成信號(hào)的誤觸發(fā)、信號(hào)反射、EMI以及時(shí)序問(wèn)題。而相對(duì)時(shí)延對(duì)信號(hào)的影響程度取決于其相對(duì)于信號(hào)Tr的比例因子。取這個(gè)比例因子為0.05，從圖2可以看出，此時(shí)差分信號(hào)的失真度幾乎可以忽略不計(jì)；而對(duì)于共模信號(hào)，取0.05的比例因子，可以使共模信號(hào)電壓波動(dòng)控制在約5%電壓幅值，這樣，即使在發(fā)生全反射的情況下，疊加在信號(hào)線上的反射電壓也只有約原幅值的10%，通常這是一個(gè)可以接受的值。因而，在進(jìn)行高速PCB設(shè)計(jì)時(shí)，布線約束規(guī)則中差分信號(hào)線的相對(duì)時(shí)延可以設(shè)置為0.05Tr，這樣足以滿(mǎn)足信號(hào)完整性的要求。

2 相對(duì)時(shí)延范圍的確定

通過(guò)以上分析可以知道，確定差分等長(zhǎng)范圍，即確定差分對(duì)間相對(duì)時(shí)延大小，關(guān)鍵在于確定差分信號(hào)的上升/下降時(shí)間中最小的值Tr。輸出上升時(shí)間和下降時(shí)間，在某種意義上，是輸出阻抗和電容的組合[3]，因而其未接負(fù)載時(shí)的上升/下降時(shí)間是其固有上升/下降時(shí)間。

可以按以下三種方法來(lái)得到Tr的值。第一種方法是直接從器件手冊(cè)上獲取上升或下降時(shí)間。但是很多時(shí)候，這個(gè)參數(shù)并沒(méi)有給出。第二種方法是從器件IBIS(Input/Output Buffer Informational Specification)模型中Ramp關(guān)鍵字下獲取Tr的值。Ramp關(guān)鍵字下的上升/下降時(shí)間參數(shù)通常是輸出端口接50歐姆電阻測(cè)得，為20%到80%最終電壓值的時(shí)間，且由于此處的參數(shù)沒(méi)有考慮封裝的影響，因而我們使用這個(gè)上升/下降時(shí)間作為T(mén)r的值是比較嚴(yán)格的。 最后一種是根據(jù)輸出信號(hào)的最小時(shí)鐘周期或最大時(shí)鐘頻率來(lái)進(jìn)行估算。由于在大多數(shù)高速數(shù)字系統(tǒng)中，分配的上升邊大約為時(shí)鐘周期的10%[4]，因此，知道了驅(qū)動(dòng)端輸出的最小時(shí)鐘周期Tclk，就可以大概估算Tr的大小。即有：

Tr=Tclk×10%

(3)

使用時(shí)鐘周期進(jìn)行估算的結(jié)果通常也是比較嚴(yán)格的，因?yàn)槠骷姆庋b寄生參數(shù)或者負(fù)載會(huì)使晶體管固有的上升/下降時(shí)間大幅減緩。

實(shí)際工作中，很多時(shí)候，電路設(shè)計(jì)人員并沒(méi)有向PCB Layout工程師提供Tr的信息，PCB Layout工程師從電路設(shè)計(jì)人員那里得到的只有進(jìn)行差分等長(zhǎng)控制的模糊要求。因而如何確定差分等長(zhǎng)控制大小就顯得很重要，第三種方法無(wú)疑為PCB Layout工程師提供了一種簡(jiǎn)單的解決方案：只需獲得信號(hào)線上的最高時(shí)鐘頻率就可以了。而最高時(shí)鐘頻率是設(shè)計(jì)人員心里最有數(shù)的設(shè)計(jì)參數(shù)，且通常在PCB設(shè)計(jì)之初就會(huì)提供給PCB Layout工程師。

通過(guò)使用最后一種方法進(jìn)行估算，給出常見(jiàn)時(shí)鐘周期下差分對(duì)間相對(duì)時(shí)延(0.05Tr)控制范圍的參考值，如表1所示。

表1 常見(jiàn)時(shí)鐘周期下差分等長(zhǎng)控制范圍

3 仿真驗(yàn)證

以TMS320與MT41J256M16之間的DQS(Data Strobe)差分信號(hào)為例，使用Cadence仿真軟件仿真內(nèi)存控制芯片向DRR3內(nèi)存發(fā)送DQS信號(hào)的情形，并分析其對(duì)數(shù)據(jù)信號(hào)建立保持時(shí)間的影響，來(lái)對(duì)前面的分析進(jìn)行驗(yàn)證。仿真電路如圖4所示，其中輸出引腳的參考電壓為1.5 V，內(nèi)存控制芯片與內(nèi)存芯片之間直連，采用ODT(On-Die Termination)模式，傳輸線長(zhǎng)800 mil，差分阻抗100歐姆，仿真時(shí)鐘周期800 MHz。在DQS正相端串接一段50歐姆的傳輸線來(lái)模擬差分對(duì)的不等長(zhǎng)現(xiàn)象。差分等長(zhǎng)時(shí)，50歐姆單端傳輸線長(zhǎng)為0 mil。

圖4 仿真電路

對(duì)差分等長(zhǎng)時(shí)的電路進(jìn)行仿真。圖5所示為差分信號(hào)正相端的輸出信號(hào)，測(cè)得其上升時(shí)間約為216 ps，下降時(shí)間約為219 ps，因而最小上升/下降時(shí)間Tr為216 ps。圖6所示為仿真得到的數(shù)據(jù)信號(hào)DQ和選通信號(hào)DQS的眼圖，測(cè)量得到建立時(shí)間約為205 ps，保持時(shí)間約為337 ps。根據(jù)仿真得到的DQS和DQ信號(hào)的翻轉(zhuǎn)速率，查找數(shù)據(jù)手冊(cè)可知，接收端對(duì)數(shù)據(jù)信號(hào)最小建立時(shí)間的要求為85 ps，最小保持時(shí)間為95 ps，因而，最小建立時(shí)間裕量為120 ps，保持時(shí)間裕量為242 ps。

圖5 輸出信號(hào)上升/下降時(shí)間

再分別考慮正相端存在0.05Tr相移、0.2Tr相移和0.5Tr相移時(shí)的情況。將單端傳輸線長(zhǎng)度分別設(shè)置為60 mil、240 mil和600 mil來(lái)對(duì)電路進(jìn)行仿真。四次仿真得到的差分信號(hào)波形和共模信號(hào)波形如圖7和圖8所示。

圖6 DQ和DQS信號(hào)眼圖

從圖7可以看出，當(dāng)差分線存在0.05Tr和0.2Tr的相對(duì)時(shí)延時(shí)，失真度較小。特別是當(dāng)相對(duì)時(shí)延為0.05Tr時(shí)，差分信號(hào)相對(duì)于無(wú)相對(duì)時(shí)延的差分信號(hào)波形只有約5 ps的偏移，這個(gè)偏移使得數(shù)據(jù)信號(hào)的建立時(shí)間裕量增加了約5 ps，保持裕量時(shí)間減少了約5 ps。雖然保持時(shí)間裕量有所減小，但對(duì)于242 ps的保持時(shí)間裕量來(lái)說(shuō)，這個(gè)偏移量是很小的，對(duì)于時(shí)序的影響可以忽略不計(jì)。而對(duì)于相對(duì)時(shí)延為0.5Tr時(shí)的情形，此時(shí)DQS信號(hào)波形的偏移量達(dá)到了約60 ps，雖然這個(gè)偏移量仍然在裕量范圍內(nèi)，但還是應(yīng)該引起足夠的重視。

圖7 不同相對(duì)時(shí)延的差分信號(hào)波形

再來(lái)看圖8所示的共模信號(hào)波形，其隨著相移的增大，波形逐漸呈現(xiàn)出明顯的周期性波動(dòng)，并且波動(dòng)幅度越來(lái)越大。分別對(duì)相對(duì)時(shí)延為0.05Tr、0.2Tr以及0.5Tr時(shí)，共模信號(hào)的峰峰值進(jìn)行測(cè)量，得到測(cè)量結(jié)果分別約為61 mV、176 mV、430 mV，最大值是最小值的7倍。其最大波波動(dòng)幅度分別約為4.3%、12%和29%。

由此可見(jiàn)，仿真結(jié)果與前面使用數(shù)學(xué)函數(shù)圖分析得到的結(jié)果是比較符合的，當(dāng)差分線對(duì)間的相對(duì)時(shí)延小于0.05Tr時(shí)，其對(duì)信號(hào)的影響已經(jīng)很小了。

圖8 不同相對(duì)時(shí)延的共模信號(hào)波形

再使用輸出端輸出信號(hào)的最小時(shí)鐘周期對(duì)相對(duì)時(shí)延控制范圍進(jìn)行估算。從器件手冊(cè)中查知，器件的最小時(shí)鐘周期為1.25 ns，即時(shí)鐘頻率為800 MHz。由表1可知，相對(duì)時(shí)延應(yīng)控制在6.3 ps以?xún)?nèi)，即傳輸線長(zhǎng)度約35 mil。顯然，這個(gè)值比仿真得到的0.05Tr(60 mil)的相對(duì)時(shí)延控制范圍小得多。由此可見(jiàn)，估算得到的相對(duì)時(shí)延控制范圍是比較保守的，其要比通過(guò)仿真得到結(jié)果要嚴(yán)格。

4 結(jié) 語(yǔ)

本文分析了上升/下降時(shí)間對(duì)差分信號(hào)的影響，得出了高速PCB設(shè)計(jì)中，差分等長(zhǎng)的控制范圍應(yīng)在0.05Tr以?xún)?nèi)，并提出了使用信號(hào)最小時(shí)鐘周期或最高頻率來(lái)確定信號(hào)Tr的方法。使用該方法確定差分等長(zhǎng)的控制范圍，簡(jiǎn)單而實(shí)用，可以大大提高PCB Layout工程師的工作效率。需要注意的是，使用該方法來(lái)確定差分等長(zhǎng)控制范圍，主要適用于信號(hào)頻率在100MHz到 5.5GHz時(shí)的高速PCB設(shè)計(jì)。這是因?yàn)轭l率較低時(shí)，差分等長(zhǎng)沒(méi)有那么嚴(yán)格的要求，只需進(jìn)行適度的控制即可；而頻率較高時(shí)，計(jì)算得到的結(jié)果將接近工藝極限，計(jì)算也將失去意義。

[1] 邱劍. 差分線對(duì)的PCB設(shè)計(jì)要點(diǎn)[J]. 通信技術(shù)，2010，43(06) :221-223． QIU Jian． Main Point on PCB Design of Differential Signal[J].Communications Technology 2010,43(06) :221-223.

[2] 侯瑩瑩,胥佳. 線形結(jié)構(gòu)對(duì)差分傳輸線信號(hào)完整性的影響[J]. 電子測(cè)試，2009(2). HOU Ying-ying, Xu Jia．Impact of Different Shapes of Differential Transmission Lines on Signal Integrity[J].Electronic Test,2009(2).

[3] Geoff Lawday,David Ireland,Greg Edlund. 閻照文譯.信號(hào)完整性指南——實(shí)時(shí)測(cè)試、測(cè)量與設(shè)計(jì)仿真[M].北京:電子工業(yè)出版社，2010:43. Geoff Lawday,David Ireland,Greg Edlund. YAN Zhao-wen Translated.A Signal Integrity Engineer’s Companion Real-time Test and Measurement and Design Simulation[M]. Beijin:Electronic Industry Press，2010:43.

[4] Eric Bogatin．李玉山譯．信號(hào)完整性分析[M]．北京:電子工業(yè)出版社，2005:12． Eric Bogatin．LI Yu-shan translated．Signal Integrity Analysis[M]．Beijin:Electronic Industry Press，2005:12．

Isometric Processing of Differential Lines and Simulation Verification in High-Speed PCB Design

YANG Zhang-ping

(No.30 Institute of CETC，Chengdu Sichuan 610041，China)

Generally in high speed PCB design, relative time delay of between the two transmission lines of differential signal needs to be controlled, so as to maintain the signal integrity. Thus, how to deal with the difference of the two lines is a problem that needs to be solved. Based on the analysis of different relative time delays affecting the differential and common-mode signal waves, a conclusion that the above effect is associated with the signal rise/fall time is drawn, and method to determine the rise/fall time also given. Finally, simulation of the signals of between DSP(Digital Signal Processor)and DDR3 DDR3(Double Data Rate Tree) memory indicates the correctness of above analysis result.

differential signal; common-mode signal; relative time delay;rise/fall time;simulation

10.3969/j.issn.1002-0802.2015.05.024

2014-12-05；

2015-04-09 Received date:2014-12-05；Revised date：2015-04-09

文獻(xiàn)標(biāo)志碼：A 文章編號(hào)：1002-0802(2015)05-0626-05

楊章平(1980—)，男，碩士，工程師，主要研究方向?yàn)镾I/PI。