8位高速低功耗流水線型ADC的設(shè)計技術(shù)研究*

居水榮，劉敏杰，朱樟明

(1.江蘇信息職業(yè)技術(shù)學(xué)院，江蘇無錫214153; 2.西安電子科技大學(xué)，西安710071)

?

8位高速低功耗流水線型ADC的設(shè)計技術(shù)研究*

居水榮1*，劉敏杰2，朱樟明2

(1.江蘇信息職業(yè)技術(shù)學(xué)院，江蘇無錫214153; 2.西安電子科技大學(xué)，西安710071)

摘要:采用7級子ADC流水線結(jié)構(gòu)設(shè)計了一個8位80 Msample/s的低功耗模數(shù)轉(zhuǎn)換電路。為減小整個ADC的芯片面積和功耗，改善其諧波失真和噪聲特性，重點考慮了第1級子ADC中MDAC的設(shè)計，將整個ADC的采樣保持電路集成在第1級子ADC的MDAC中，并且采用逐級縮放技術(shù)設(shè)計7級子ADC的電路結(jié)構(gòu)，在版圖設(shè)計中考慮每一級子ADC中的電容及放大器的對稱性。采用0.18 μm CMOS工藝，該ADC的信噪比(SNR)為49.5 dB，有效位數(shù)(ENOB)為7.98位，該ADC的芯片面積只有0.56 mm2，典型的功耗電流僅為22 mA。整個ADC性能達到設(shè)計要求。

關(guān)鍵詞:集成電路ADC;設(shè)計技術(shù);芯片面積;低功耗;信噪比

流水線型模數(shù)轉(zhuǎn)換電路(Pipelined ADC)是模數(shù)轉(zhuǎn)換電路大類中性能比較優(yōu)越的一種，這種ADC既能像全并行結(jié)構(gòu)ADC那樣實現(xiàn)很高的轉(zhuǎn)換速度，又能像子區(qū)結(jié)構(gòu)ADC那樣以較少的電路元件實現(xiàn)較高的分辨率和較低的功耗。盡管流水線型ADC具有以上優(yōu)點，但如何進一步降低整個ADC的功耗、提高這種結(jié)構(gòu)ADC的信噪比以及降低ADC的芯片面積等仍是目前業(yè)內(nèi)同行研究的主要方向［1－2，5－6］。

本文介紹的一個基于0.18 μm工藝，采樣速率為80 MHz的8位流水線型ADC旨在解決這些問題。通過對第1級子ADC中MDAC及其運放的優(yōu)化設(shè)計，可以節(jié)省整個ADC的采樣保持電路模塊;另外在第2級～第7級子ADC的電路結(jié)構(gòu)設(shè)計中采用了逐級縮放技術(shù)，并且采用優(yōu)化的版圖設(shè)計技術(shù)，這些創(chuàng)新性設(shè)計技術(shù)減小了整個ADC的芯片面積，降低了該ADC的功耗，提高了該ADC的信噪比，使得該ADC可以廣泛應(yīng)用于無線通訊、儀器儀表、超聲系統(tǒng)、高分辨率圖像處理和高清晰度電視(HDTV)等場合。

1　8位高速低功耗流水線型ADC整體設(shè)計思想

圖1是一種8位高速低功耗流水線型ADC的結(jié)構(gòu)框圖，其中用虛線框起來的是整個ADC的核心模塊——轉(zhuǎn)換器模塊，該模塊主要由一個采樣保持電路S/H和7級子ADC構(gòu)成; 7級子ADC的輸出最終經(jīng)過數(shù)字校準和輸出寄存模塊，形成整個ADC的輸出。

圖1　流水線型ADC結(jié)構(gòu)框圖

圖1中轉(zhuǎn)換器模塊的核心單元是7級子ADC，其中第1級至第6級的結(jié)構(gòu)基本相似:每1級子ADC由采樣保持電路S/H、1.5 bit精度的快閃ADC (Flash ADC)和相乘DAC(Multiplying DAC)組成，是整個流水線轉(zhuǎn)換器的最為關(guān)鍵的環(huán)節(jié)，其性能決定了整個流水線型ADC的性能，而第7級子ADC是一個2 bit的快閃ADC。每一級子ADC的工作過程都是類似的:首先是對輸入信號進行采樣和保持，保持的信號被1.5 bit快閃ADC轉(zhuǎn)換成數(shù)字信號;然后通過相乘DAC(MDAC)將其轉(zhuǎn)換成模擬信號，這個模擬信號與保持信號相減求余量，余量被一個運算增益放大器放大之后送到下一級。

為了實現(xiàn)高速、低功耗、高信噪比等優(yōu)越的性能，并且減小整個ADC的芯片面積，在以上流水線型ADC設(shè)計中有一些關(guān)鍵技術(shù)需要解決。首先，第1級子ADC的設(shè)計非常重要，決定了整個ADC的性能，因此如何設(shè)計出一個功耗低、速度高、信噪比符合要求并且芯片面積最小的第1級子ADC是流水線型ADC中的關(guān)鍵技術(shù)，尤其是其中MDAC中的運算增益放大器的設(shè)計;其次，第1級子ADC完成設(shè)計后，第2級到第6級可以采用與第1級子ADC完全相同的結(jié)構(gòu)，但是從整個ADC的功耗、信噪比指標以及芯片面積等方面考慮，可以對這后面幾級ADC進行優(yōu)化設(shè)計，比如可以采用逐級縮放技術(shù)，即在滿足整體ADC性能的前提下，后幾級子ADC都較第1級子ADC的開關(guān)管尺寸、電容以及放大器的性能等有所降低，這樣可以明顯減小整個ADC的芯片面積，改善ADC的信噪比等性能指標。本文重點對以上兩點關(guān)鍵技術(shù)進行相關(guān)研究。

2　第1級MDAC中放大器的設(shè)計

目前常見的流水線型ADC中都用到一個采樣保持電路，如圖1中的S/H模塊，這個采樣保持電路主要由采樣網(wǎng)絡(luò)和一個采樣保持運算放大器SHA(Sample-and-Hold Amplifier)組成。SHA用來為第1級子ADC提供一個輸入信號的保持信號。由于采樣保持運放作為一個前端信號處理模塊是在沒有任何預(yù)放大的基礎(chǔ)上處理一個大擺幅的輸入信號的，因此噪聲特性差，并且諧波失真也大，從而會顯著降低整個ADC的諧波失真和噪聲特性;另外這個采樣保持電路還會引起較大的功耗。為了克服以上缺點，本文所研究的流水線型ADC采用了無采樣保持運算放大器結(jié)構(gòu)(SHA-less)，在這種結(jié)構(gòu)中，將采樣保持電路集成到第1級子ADC的MDAC中，而沒有專門的采樣保持運放，這種結(jié)構(gòu)能夠節(jié)省功耗，提高諧波失真和噪聲特性，這是本文ADC設(shè)計中的獨特之處。但采用SHA-less結(jié)構(gòu)容易造成MDAC與子ADC處理數(shù)據(jù)的不一致，必須對MDAC中運算放大器的性能指標進行精確的設(shè)計，以便匹配輸入信號到MDAC以及與子ADC兩條通路的采樣網(wǎng)絡(luò)。接下去就詳細介紹MDAC中放大器性能指標的確定。

MDAC電路的誤差可以分為靜態(tài)誤差和動態(tài)誤差，靜態(tài)誤差與其中運放的直流增益相關(guān)，動態(tài)誤差與運放的單位增益帶寬及轉(zhuǎn)換速率相關(guān)。

運放有限的增益和帶寬會給MDAC的輸出建立帶來誤差，其中有限的增益對精度帶來誤差，有限的帶寬對速度帶來誤差，總體來講，要達到一定的精度和速度，就是要求MDAC在某個特定的時間內(nèi)達到某個特定的精度范圍。根據(jù)經(jīng)驗，需要在半個時鐘周期內(nèi)使MDAC達到所要求精度對應(yīng)的1/2 LSB (Least Significant Bit)。下面具體計算第1級子ADC中MDAC的運放增益和單位增益帶寬。

2.1增益的計算

定義運放的反饋系數(shù)β，該反饋環(huán)路的傳輸函數(shù)TF為:

式中:G0為運放開環(huán)直流增益，那么由運放的有限增益帶來的誤差可以表示為:1/(βG0)。對于一個N位的ADC，假設(shè)要設(shè)計的MDAC的有效位數(shù)為m，則MDAC的輸出應(yīng)該具有N－m的精度，其誤差需要滿足:

則運算放大器的增益必須滿足:

對于第1級子ADC，N = 8，每一級MDAC的m 為1，β= 0.5，由此可以算出增益G0＞60 dB，這個數(shù)值就是本文第1級子ADC中MDAC運算放大器的增益設(shè)計指標。

2.2單位增益帶寬的計算

除了增益誤差，MDAC的另外一個誤差來源是運放的有限增益帶寬積。

在保持階段，MDAC電路可以當作一個對階躍信號響應(yīng)的閉環(huán)放大器。由于實際運算放大器的帶寬并非無限大，因此對于MDAC而言，其輸出電壓達到確定的精度范圍是需要一定的時間的。圖2是采樣保持電路中運放信號建立過程的示意圖。

圖2　信號建立過程示意圖

由于MDAC的信號建立過程不存在較長時間的轉(zhuǎn)換現(xiàn)象，可以用線性建立模型來模擬輸出信號的建立過程，并且將MDAC近似為單極點系統(tǒng)，假設(shè)其時間常數(shù)為τ，則輸出電壓隨時間的關(guān)系為:

式中:V∞為時間趨于無限長即運放穩(wěn)定時的輸出電壓，所以由系統(tǒng)的有限帶寬帶來的建立誤差為:

為了在保持階段結(jié)束的時候滿足精度的要求，那么閉環(huán)運放的建立誤差必須滿足:

式中:τ是閉環(huán)運放的時間常數(shù)，N為ADC的位數(shù)，m為MDAC的有效位數(shù)，t是保持階段的時間，整理以上表達式得到:

對于本文的采樣頻率為80 MHz的8 bit ADC，如果設(shè)計第1級MDAC電路的保持相時間為6.25 ns，但是因為采用了SHA-less結(jié)構(gòu)，則用于建立的時間可縮減為5.25 ns，代入以上表達式得到τ＜0.825 ns。

得到以上時間常數(shù)后，對于第1級MDAC電路，可計算得到其－3 dB帶寬BW－3 dB為:

以上就是本文所研究ADC的第1級子ADC中MDAC運算放大器的單位增益帶寬指標。

2.3運放結(jié)構(gòu)

根據(jù)以上計算指標，MDAC中的放大器要采用兩級運放結(jié)構(gòu)，如圖3所示。

從而得到MDAC中運放的單位增益帶寬BWUG為:

圖3　MDAC運算放大器結(jié)構(gòu)

圖3中第1級為折疊式共源共柵，提供大增益，第2級提供大的擺幅。圖3中每一個管子的尺寸分別為:T1/T2為30 μm/0.18 μm; T3為72 μm/0.35 μm; T4/T5為87.6 μm/0.35 μm; T6/T7為60 μm/0.35 μm; T8/T9為58 μm/0.35 μm; T10/T11為36 μm/0.35 μm; T12/T13為85.8 μm/0.35 μm; T14/T15為98 μm/0.2 μm; T16/T17為72 μm/0.35 μm。

通過對第1級子ADC進行信號處理能力的仿真，輸入一個頻率為11.25 MHz差分正弦信號，通過理想DAC恢復(fù)，檢測恢復(fù)的信號精度，然后進行快速傅里葉變換，得到第1級ADC的頻譜圖，可以計算出第1級ADC的信噪比(SNR)為74.2 dB;再將以上數(shù)據(jù)導(dǎo)出，采用MATLAB工具進行處理，可以得到第1級ADC的有效位數(shù)(ENOB)為11.2位。

3　后級ADC設(shè)計中的逐級縮放技術(shù)

圖1所示的轉(zhuǎn)換器模塊中，第2級～第6級子ADC的結(jié)構(gòu)可以采用跟第1級子ADC完全相同的結(jié)構(gòu)，但在本文8 bit ADC的設(shè)計中，為了減小流水線型ADC的整體功耗和面積，優(yōu)化信噪比等性能指標，后級ADC的結(jié)構(gòu)設(shè)計過程中采用了一種逐級縮放的技術(shù)，在滿足整體ADC性能的情況下，后幾級ADC較第1級的開關(guān)管尺寸、電容和放大器的性能等都有所降低，將這種技術(shù)應(yīng)用到本文ADC中是一個獨特之處。當然這種設(shè)計技術(shù)對工藝的依賴程度很高，主要表現(xiàn)在電容的失配，另外設(shè)計過程中必須精確計算縮放系數(shù)。因此接下去首先分析MDAC中運放的功耗與負載電容以及運放的反饋系數(shù)等的關(guān)系，通過這種關(guān)系計算得到與第1級子ADC相比，第2級～第6級子ADC的縮放比例;然后由這種縮放比例設(shè)計采樣電容，并確定第2級子ADC的MDAC中的運放結(jié)構(gòu)，以及第2級子ADC的整體仿真。

3.1MDAC功耗及影響MDAC功耗的參數(shù)

ADC中量化器的功耗主要由MDAC電路的功耗和比較器電路的功耗組成。在通常使用的1.5 bit量化器中由于有校準算法，比較器的誤差范圍可以比較大，因此可以采用功耗較低的動態(tài)比較器，量化器的主要功耗來源于MDAC電路。圖4所示是一個B1位的MDAC后面接一個B2位的量化器。

圖4　MDAC及量化器結(jié)構(gòu)

前一級MDAC的負載可用下式表示:

式中:Ci為本級量化器的反饋電容，即單位采樣電容。以上表達式中的第1項(1－β)Ci表示反饋電容網(wǎng)絡(luò)的等效負載，其中β為反饋系數(shù);第2項2B2Ci+1表示后一級MDAC的輸入電容;第3項Cp表示運放輸出端的寄生電容:第4項CCMFB表示運放共模反饋帶來的負載電容;第5項nCin表示后一級量化器中比較器的輸入電容，n為比較器的個數(shù)，與具體采用的算法有關(guān)，與2B2成正比。

MDAC的功耗受等效負載電容、信號建立速度和反饋系數(shù)影響。下面以第2級子ADC的MDAC為例推導(dǎo)這些參數(shù)之間的關(guān)系。

圖4中MDAC的功耗主要是其中運放的功耗PAMP，與工作電流成正比;而工作電流又與管子跨導(dǎo)gm和電壓的變化(管子?xùn)旁措妷篤gs和開啟電壓Vt之差)成正比，因此可用以下公式來表示:

定義運放信號建立過程的時間常數(shù)為τ，由于每級MDAC信號的建立速度相等，因此可以當作一個常數(shù)，其應(yīng)為－3 dB頻率f－3 dB的倒數(shù)，而f－3 dB與單位增益頻率fUG之間相差的倍數(shù)就是反饋系數(shù)β，fUG為跨導(dǎo)與負載電容的比值，因此時間常數(shù)可用以下公式表示:

由此公式可計算得到跨導(dǎo)為:

假設(shè)運放輸入管的過驅(qū)動電壓都相同，則工作電流僅與跨導(dǎo)成正比，即I∞gm;

因此運放功耗為:

從上面的表達式可以看出，MDAC中運放的功耗與負載電容成正比，與運放的反饋系數(shù)β成反比。

3.2縮放系數(shù)的計算

定義縮放系數(shù)為S，每級的有效精度A，相關(guān)系數(shù)R，即S=2－AR，假設(shè)本級采樣電容為Ci，那么下一級采樣電容Ci+1=SCi，只考慮下一級采樣電容的情況下，由上面分析可以得到負載電容為:

反饋系數(shù)β=1/2A，因此負載電容為:

因此與每一級負載電容總和成正比的整個ADC的功耗PT可以用公式表示為:

每級ADC有效精度為2，在功耗最低時計算得到的縮放系數(shù)為0.25，作為第2級～第6級的設(shè)計依據(jù)。

3.3采樣電容的設(shè)計

在Pipelined ADC中噪聲NA主要來自采樣開關(guān)電容和運放中MOS管的熱噪聲NR。假設(shè)每級都采用同樣的精度n bit，可以得到每級采樣電容Ci和噪聲NA的關(guān)系:

由上面計算得出的縮放比例代入到上式，并把熱噪聲NR近似為8 bit量化噪聲，就可以算出第1級采樣的電容值;另外考慮本文ADC所采用的加工線參考工藝文件中所提供的電容失配比例，可以算出在保證8 bit精度的情況下所采用的電容值大小。綜合考慮，選用了1 000 fF的電容作為第1級的采樣電容，第2級250 fF。第2級的開關(guān)的尺寸也會根據(jù)相應(yīng)的電容縮放比例進行縮放，來保證在信號通過快閃ADC與放大器的兩條通路上的阻抗匹配。

3.4第2級子ADC的MDAC中運放結(jié)構(gòu)的設(shè)計

上面已經(jīng)提到，第1級子ADC中的MDAC運放的增益要大于60 dB，單位增益帶寬要大于378 MHz。采用與以上同樣的方法，計算得到第2級子ADC中MDAC的增益要大于57 dB，單位增益帶寬大于350 MHz。經(jīng)過綜合考慮，采用圖5所示的對稱型單級點放大器就可以實現(xiàn)這些指標。

圖5中每一個管子的尺寸為:T1/T12為300 μm/0.6 μm; T2/T13為300 μm/0.5 μm; T3/T14為300 μm/1 μm; T4/T15為80 μm/0.2 μm; T5為120 μm/0.6 μm; T6/T7為36 μm/0.6 μm; T8/T9為30 μm/1 μm; T10/T11為8 μm/0.2 μm。

圖5　第2級子ADC中MDAC的運放結(jié)構(gòu)

3.5第2級ADC的仿真結(jié)果

對以上第2級ADC進行完整的仿真。仿真條件為:電源AGND = 0 V; AVDD = 1.8 V;溫度為27 ℃;偏置電流101 μA;負載電容為250 fF。

3.5.1第2級ADC的功能仿真

輸入為差分斜波，300 ns為1.275 V，1 μs時為525 mV;仿真得到圖6所示的傳輸函數(shù)。

圖6是針對第2級ADC所作的瞬態(tài)仿真，其中橫坐標是時間t，縱坐標是差分輸出電壓值，該仿真的主要目的是驗證這一級ADC的傳輸功能。

圖6　第2級ADC傳輸函數(shù)

3.5.2第2級ADC的性能仿真

主要仿真第2級ADC的信號處理能力。輸入一個頻率為11.25 MHz差分正弦信號，通過理想DAC恢復(fù)，檢測恢復(fù)的信號精度，然后進行快速傅里葉變換，得到第1級ADC的頻譜圖，如圖7所示。

在圖7中，橫坐標是輸入信號的頻率，縱坐標是各個諧波的幅度，輸入信號頻率對應(yīng)的幅度與次高諧波頻率幅值之差就是該ADC的無雜散動態(tài)范圍(SFDR)，從圖中可以看出，第2級ADC的SNR為71 dB，從中可以了解第2級ADC的信號失真情況。將以上數(shù)據(jù)導(dǎo)出，采用MATLAB工具進行處理，可以得到第2級ADC的有效位數(shù)ENOB為9.27位。這些性能指標跟第1級子ADC相比都略有下降，這就是逐級縮放技術(shù)，但整體ADC的信噪比和有效位數(shù)指標是可以保證的。

圖7　第2級ADC的頻譜圖

3.6第2級ADC的版圖設(shè)計

采用以上逐級縮放技術(shù)進行第2級子ADC版圖設(shè)計時要充分考慮其中MDAC電容的對稱性問題，MDAC中的電容失配對整個MDAC的性能影響很大，因此在版圖的規(guī)劃中要非常注重對電容對稱性的畫法。另外由于整個MDAC是差分工作，因此MDAC中放大器的對稱性也是必須要考慮的問題。圖8為第2級子ADC的版圖。

圖8　第2級ADC的版圖

4　整個ADC的版圖及實際測試結(jié)果

基于以上設(shè)計思想，完成整個ADC的設(shè)計，圖9為整個8 bit Pipelined ADC的版圖。

圖9　8 bit流水線型ADC的版圖

以上ADC基于0.18 μm工藝平臺設(shè)計，經(jīng)過流片后實際測試的結(jié)果為:功耗電流22 mA;在80 MHz采樣率，11.25 MHz輸入信號下，信噪比SNR可達到49.5 dB，有效位數(shù)為7.98 bit。

將以上ADC的實際測試結(jié)果和目前業(yè)內(nèi)同類ADC的性能進行比較，結(jié)果如表1所示。

從表1可以看出，本文提出的ADC首先在信噪比(SNR)方面較其他ADC要高，在80 MHz采樣率，11.25 MHz輸入信號下達到49.5 dB，有效位數(shù)(ENOB)也達到7.98，其他8 bit ADC的信噪比都沒有超過49 dB，有效位數(shù)也低，表中其他ADC因位數(shù)要高，分別為10 bit、12 bit，因此SNR和ENOB自然要高，不作為比較對象;其次本文提出的ADC功耗較低，在1.8 V下，其功耗電流只有22 mA，而表中其他大部分ADC的功耗電流都大大超過22 mA，其中高位數(shù)的ADC功耗尤其大;最后這個ADC的芯片面積較小，只有0.56 mm2，而其他ADC的面積都遠遠超過這個數(shù)值，因此本文提出的ADC非常適合于片上系統(tǒng)(SOC)集成應(yīng)用。綜合考慮功耗、信噪比和芯片面積等指標，本文提出的ADC較參考文獻［1－8］中所描述的同類ADC有一定優(yōu)勢。

表1　本文ADC與同類ADC性能參數(shù)比較

5　結(jié)論

本文介紹了一種8位、基于0.18 μm工藝平臺、采樣率為80 MHz的高速ADC，該ADC采用流水線架構(gòu)。在該ADC設(shè)計中，通過精確設(shè)計每一級子ADC中的運放結(jié)構(gòu)實現(xiàn)無采樣保持技術(shù)，另外在各級子ADC電路結(jié)構(gòu)中逐級縮放等比較獨特的設(shè)計技術(shù)，而版圖設(shè)計中考慮每一級ADC中的電容及放大器的對稱性，以減小電容失配對整個ADC性能的影響等，使得該ADC具有較小的功耗和芯片面積，且信噪比較高，整體性能比較優(yōu)越。

參考文獻:

［1］席改娟.8位250 Msample/S流水線型ADC的設(shè)計與研究［D］.西安:西安電子科技大學(xué)，2010.

［2］宋靜慧.一種雙通道8-bit 200 Msample/s時間交織流水線ADC的研究與設(shè)計［D］.西安:西安電子科技大學(xué)，2012.

［3］Nieminen T，Halonen K.An 1.2 V 440-Msample/s 0.13-μm CMOS Pipelinedd Analog-to-Digital Converter with 5 bit～8 bit Mode Selection［R］.In proceeding of:NORCHIP，2010 Source:IEEE Xplore.

［4］Datasheet of AD9287，ADI［R］.

［5］李天望，葉波，江金光，等.1.8 V 10 bit 50 Msample/s低功耗流水線ADC的設(shè)計［J］.微電子學(xué)與計算機，2010，27(4):46－49.

［6］譚曉，郭桂良，杜占坤，等.1.8 V 10 bit 40 Msample/s的流水線模數(shù)轉(zhuǎn)換器［J］.半導(dǎo)體技術(shù)，2009，34(10):1046－1050.

［7］譚珺.3.3伏100兆采樣頻率10比特流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器的設(shè)計和低功耗實現(xiàn)［D］.復(fù)旦大學(xué)，2006.

［8］程華斌，魏琦，趙南，等.12位200 Msample/s交織A/D轉(zhuǎn)換器設(shè)計［J］.微電子學(xué)，2013，43(1):5－9.

［9］Walden R H.Performance Trends for Analog-to-Digital Converters ［J］.IEEE Commun Mag，1999，37(2):86－101.

［10］Cline D W.A Power Optimized 13-b 5 Msamples/s Pipelinedd Analog-to-Digital Converter in 1.2 m CMOS［J］.IEEE 2002，31 (3):294－303.

［11］陳杉，楊銀堂，朱樟明，等.一種應(yīng)用于SOC的4位超高速CMOS Flash A/D轉(zhuǎn)換器［J］.微電子學(xué)，2008，38(1):85－88.

［12］Liechti I，Tajalli A，Akgun O C，et al.A 1.8 V 12-bit 230 Msample/s Pipelined ADC in 0.18 μm CMOS Technology［C］//IEEE ASIA Pacific Conf Circ Syst.Macao，China，2008，21－24.

居水榮(1968－)，男，漢族，江蘇蘇州人，江蘇信息職業(yè)技術(shù)學(xué)院專任教師，研究員級高級工程師，主要研究方向為模擬集成電路以及大規(guī)模數(shù)模混合集成電路的設(shè)計，jun1979wen@163.com。

Industrial Measurement Technology Based on Point Cloud Registration*

CHANG Jiang1，QIN Pinle1*，LIU Maomao1，CHEN Xiaoqing1，ZHANG Bin2
(1.College of Computer and Control Engineering，North University of China，Taiyuan 030051，China;
2.College of Economics and Management，North University of China，Taiyuan 030051，China)

Abstract:To match measurement point cloud of the products to be tested and the standard point cloud，manufacturing deviation value of products is obtained，so precision measurement can be evaluated.Firstly，principal component analysis is used for pre-matching.Next，by using random sample consensus the matching point pair of high contact ratio can be selected.Finally，closest point iterative is used for getting the point cloud registration with high precision.Using RANSAC to extract the matching point pair of high contact ratio is convenient to get the most optimal space coordinate transformation parameters，making higher registration accuracy.Estimating of the sampling frequency can infer point cloud registration iteration，and then may reduce operation time effectively.Experiment results show that the algorithm is effective.

Key words:products manufacturing; precision measurement; principal component analysis; random sample consensus; closest point iterative

doi:EEACC:721010.3969/j.issn.1005－9490.2015.04.042

收稿日期:2014－08－05修改日期:2014－08－21

中圖分類號:TN432

文獻標識碼:A

文章編號:1005－9490(2015)04－0922－07

項目來源:國家“核高基”重大科技專項項目(2009ZX01034－002－001－005);國家863計劃項目(2009AA01Z258)