一種面向智能傳感器的低功耗高精度sigma-delta調(diào)制器設(shè)計(jì)

周文彬 ， 賈紹磊 ， 梅年松 ， 張釗鋒

（1.中國(guó)科學(xué)院 上海高等研究院 微納器件中心，上海 201210；2.中國(guó)科學(xué)院研究生院 北京 100190）

隨著物聯(lián)網(wǎng)不斷發(fā)展，人們要求智能傳感器能準(zhǔn)確感知環(huán)境，兼顧使用壽命長(zhǎng)，自校準(zhǔn)，自檢測(cè)等功能，而模數(shù)轉(zhuǎn)換器（ADC）連接模擬域與數(shù)字域，其性能?chē)?yán)重制約著智能傳感器性能發(fā)揮。為了有效檢測(cè)傳感器輸出微弱信號(hào)，對(duì)處理微弱信號(hào)接口電路（含ADC模塊）功耗要求嚴(yán)格[1]。在微弱信號(hào)輸入高精度的開(kāi)關(guān)電容（SC）系統(tǒng)中，確定采樣電容及過(guò)采樣率（OSR）后，需要熱噪聲低于計(jì)算值，但增加了OTA功耗。盡管隨著CMOS集成電路工藝的不斷進(jìn)步,大幅度減少了傳感器系統(tǒng)的數(shù)字功耗，但是含有ADC的模擬前端電路功耗并沒(méi)有顯著改善[2]。

在基于傳感器的高精度信號(hào)檢測(cè)系統(tǒng)中,要求信號(hào)帶寬在20 Hz～50 kHz的范圍內(nèi)具有良好的性能。數(shù)字化傳感器SOC常使用高分辨率、低帶寬的 ΣΔADC[3－4]。 在設(shè)計(jì) ΣΔADC核心調(diào)制器時(shí)如何兼顧高精度和低功耗是當(dāng)今研究熱點(diǎn)，如Nam、Sang－MinSu等[5]采用多比特量化技術(shù)達(dá)到高精確度，但是數(shù)字功耗過(guò)大，其中DWA和誤差校準(zhǔn)單元精確度要求極高。同時(shí)，為了積分器留有足夠輸出擺幅裕量，Z Cao，T Song等[6]采用分離路徑偽差分放大器節(jié)約功耗，但是諧波失真明顯，導(dǎo)致精度降低。

針對(duì)物聯(lián)網(wǎng)傳感器節(jié)點(diǎn)應(yīng)用，本文選擇四階前饋單位量化ΣΔ調(diào)制器避免以上研究缺陷，利用MatlabSD－TOOLBOX及Simulink確定系統(tǒng)參數(shù)和電路子模塊的系統(tǒng)指標(biāo)。電路采用SMIC 0.18μCMOS工藝及1.2 V電壓實(shí)現(xiàn)，設(shè)計(jì)目標(biāo)為輸入信號(hào)帶寬在10 kHz范圍內(nèi)時(shí)，調(diào)制器精度達(dá)到14 bit，而功耗在同類(lèi)設(shè)計(jì)中優(yōu)秀。

1 系統(tǒng)設(shè)計(jì)

1.1 DT-ΣΔ調(diào)制器結(jié)構(gòu)

離散時(shí)間（DT）ΣΔ調(diào)制器常被應(yīng)用于低頻智能傳感器領(lǐng)域[7]。本文采用DT-ΣΔ調(diào)制器應(yīng)用在物聯(lián)網(wǎng)高精度信號(hào)檢測(cè)接口電路中，設(shè)計(jì)目標(biāo)是信號(hào)帶寬在10 kHz范圍內(nèi)，精度達(dá)到14 bit。盡管級(jí)聯(lián)結(jié)構(gòu)比高階ΣΔ調(diào)制器穩(wěn)定性好，但級(jí)聯(lián)結(jié)構(gòu)的調(diào)制器對(duì)元器件的匹配性要求很高，否則就會(huì)有噪聲泄露到信號(hào)中，同時(shí)需要高增益OTA。而多比特量化結(jié)構(gòu)需要?jiǎng)討B(tài)匹配單元（DEM），增加了功耗和系統(tǒng)設(shè)計(jì)的復(fù)雜性。

本文采用四階前饋單位量化結(jié)構(gòu)，主要具有以下優(yōu)勢(shì)：1）相對(duì)于傳統(tǒng)的局部反饋結(jié)構(gòu)調(diào)制器，前饋結(jié)構(gòu)不僅可以實(shí)現(xiàn)相同的噪聲傳遞函數(shù)（NTF），而且信號(hào)傳遞函數(shù)（STF）與環(huán)路參數(shù)不相關(guān)；2）輸入信號(hào)直接加到量化器的輸入端，一方面使信號(hào)傳遞函數(shù)在信號(hào)帶寬內(nèi)為單位增益；另一方面，積分器只處理量化噪聲，降低了對(duì)積分器輸出擺幅的要求，減小調(diào)制器的失調(diào)，同時(shí)為放大器的設(shè)計(jì)提供更大裕度，提高了整個(gè)調(diào)制器的動(dòng)態(tài)范圍，非常適合低電源電壓使用。

系統(tǒng)參數(shù)通過(guò)Matlab SD-ToolBox中的synthesizeNTF函數(shù)，得到初始NTF:

圖1為ΣΔ調(diào)制器的零極點(diǎn)分布圖，圖2為SNR與輸入信號(hào)幅度關(guān)系圖。

圖1 ΣΔ調(diào)制器零極點(diǎn)分布圖Fig.1 Zero and Pole ofΣΔmodulator

圖2 SNR隨輸入信號(hào)幅值變化圖Fig.2 SNR vs.input amplitude

1.2 行為級(jí)驗(yàn)證

為了能得到一個(gè)穩(wěn)定的調(diào)制器系統(tǒng)，需要對(duì)調(diào)制器系統(tǒng)模型進(jìn)行行為級(jí)仿真驗(yàn)證，本文采用SIMULINK建模，包括積分器建模、采樣噪聲建模、量化器建模等。運(yùn)用數(shù)值迭代算法對(duì)從synthesizeNTF函數(shù)中得到的系統(tǒng)參數(shù)進(jìn)行優(yōu)化，得到最優(yōu)參數(shù)值，結(jié)合實(shí)際電路綜合考慮，確定[a1 a2 a3 a4]=[0.2 0.4 0.1 0.1]，[c1 c2 c3 c4]=[1 1 1 2]。 加入-4dBFs、3.4 kHz 的正弦輸入信號(hào)，OSR等于64可以實(shí)現(xiàn)14.74 bit ENOB，系統(tǒng)仿真結(jié)果如圖3所示。通過(guò)以上行為級(jí)仿真可以得到OTA增益大于43 dB，擺率大于4 V/μs即可滿足系統(tǒng)要求，各級(jí)積分器輸出幅度分別為 0.3、0.15、0.1、0.15。

圖3 ΣΔ調(diào)制器輸出頻譜Fig.3 PSD of input signal

2 電路設(shè)計(jì)

2.1 ΣΔ調(diào)制器結(jié)構(gòu)

本文設(shè)計(jì)的四階前饋單位量化ΣΔ調(diào)制器采用開(kāi)關(guān)電容技術(shù)實(shí)現(xiàn)，整體電路如圖4所示。在1.2 V電源電壓下，調(diào)制器的輸入共模電壓V cmi設(shè)為0.5 V，輸出共模電壓V cmo取在0.6 V，因此無(wú)需軌到軌OTA設(shè)計(jì)。量化器輸入信號(hào)由電容求和電路提供，無(wú)直流功耗，而量化器輸出直接反饋到第一級(jí)積分器，因此只需要在參考電壓和采樣電容間增加開(kāi)關(guān)，即可完成1bit DAC功能。積分器開(kāi)關(guān)由兩相非交疊時(shí)鐘控制，同時(shí)為了降低溝道電荷注入效應(yīng)，對(duì)C1、C2進(jìn)行延時(shí)C1d、C2d。 C1、C1d 為高電平時(shí)，完成采樣；C2、C2d 為高電平時(shí)，完成積分。由于比較器是在電路輸出穩(wěn)定后工作，需要對(duì)C1d進(jìn)一步延時(shí)為C1dd。本文前饋結(jié)構(gòu)ΣΔ調(diào)制器采用開(kāi)關(guān)電容實(shí)現(xiàn)加法器功能。該加法器的傳遞函數(shù)表示為：

式中Xi表示第i級(jí)積分器輸出，Cfi表示第i級(jí)求和電容。

2.2 采樣電容選擇

ΣΔ調(diào)制器中采樣電容越大，噪聲抑制效果越好，但是增加了面積，因此在設(shè)計(jì)時(shí)需要折中考慮。由于第一級(jí)積分器沒(méi)有噪聲整形，需要大電容抑制噪聲。與其相關(guān)的信噪比為：

圖4 ΣΔ調(diào)制器電路架構(gòu)Fig.4 Structure of the proposedΣΔmodulator

其中V p-p是輸入信號(hào)的峰峰值，V p為輸入信號(hào)峰值，M為第一級(jí)積分器的噪聲，C s1是第一級(jí)積分的采樣電容，k為玻爾茲曼常數(shù)，T為絕對(duì)溫度，本文ΣΔ調(diào)制器反饋電壓V refp、V refn分別為 0.75 V、0.25 V。14bitΣΔ 調(diào)制器的 SNR 需要達(dá)到86 dB，C s1大約為3.2 pF，考慮一定的設(shè)計(jì)裕度，取4 pF。經(jīng)過(guò)第一級(jí)積分器噪聲整形，后面各階只需要考慮匹配即可。詳細(xì)電容值如表1所示。

表1 采樣及前饋電容值Tab.1 Parameters of sampling and feed-forward capacitors

2.2 調(diào)制器各級(jí)OTA設(shè)計(jì)

本文采用全差分折疊共源共柵結(jié)構(gòu)，其優(yōu)點(diǎn)是可提供較大的直流增益和輸出擺幅。如圖5所示，OTA用PMOS管作為輸入級(jí)，以此來(lái)優(yōu)化擺率、單位增益帶寬，減小低頻1/f噪聲。采用開(kāi)關(guān)電容共模反饋電路控制OTA直流工作點(diǎn)。通過(guò)行為級(jí)仿真得到各級(jí)積分器輸出范圍及第一級(jí)積分器OTA的基本參數(shù)，對(duì)第二三四級(jí)OTA進(jìn)行適當(dāng)增益縮放，以達(dá)到節(jié)約功耗的目的。各級(jí)放大器的性能指標(biāo)見(jiàn)表2?？刂菩盘?hào)檢測(cè)電路主要是用來(lái)實(shí)現(xiàn)對(duì)輸出控制信號(hào)的準(zhǔn)確檢測(cè)。

2.3 時(shí)鐘產(chǎn)生電路

積分器工作需要兩相非交疊時(shí)鐘控制，同時(shí)為了消除與輸入信號(hào)相關(guān)的溝道電荷注入，還需要同相時(shí)鐘的延時(shí)。一般設(shè)計(jì)中都是采用與非門(mén)和反相器鏈路來(lái)實(shí)現(xiàn)，為了增大時(shí)鐘的驅(qū)動(dòng)能力在輸出級(jí)都串聯(lián)了逐級(jí)增大的延遲單元。

2.4 量化器

單位量化的ΣΔ調(diào)制器對(duì)量化器失調(diào)要求相對(duì)寬松，非理想因素如失調(diào)、非線性等都被調(diào)制器當(dāng)做噪聲進(jìn)行了整形所以對(duì)系統(tǒng)的性能影響很小。采用動(dòng)態(tài)可再生鎖存比較器和SR鎖存器組成的量化器即可，該結(jié)構(gòu)特點(diǎn)是無(wú)靜態(tài)電流，功耗低。

圖5 折疊共源共柵OTAFig.5 Folded-Cascode OTA

表2 運(yùn)算放大器性能指標(biāo)Tab.2 Performance of the operational amplifier

3 仿真結(jié)果

本文ΣΔ調(diào)制器采用SMIC 0.18μCMOS工藝實(shí)現(xiàn)，加入0.3 V、3.4 kHz正弦波，在電壓1.2 V，采樣時(shí)鐘為1.28 MHz的條件下，經(jīng)過(guò)FFT得到功率譜密度，如圖6所示，SNDR達(dá)到88.6 dB，有效位數(shù)為14.42 bit，帶寬滿足10 kHz要求。調(diào)制器功耗為196μW。采用如下公式計(jì)算FOM值：

將本文研究結(jié)果與相關(guān)文獻(xiàn)結(jié)果進(jìn)行對(duì)比，如表3所示。

圖6 輸出信號(hào)功率譜密度Fig.6 PSD of the output signal

表3 ΣΔ調(diào)制器性能對(duì)比Tab.3 Comparisons ofΣΔmodulator

4 結(jié)束語(yǔ)

文中針對(duì)智能傳感器節(jié)點(diǎn)低功耗應(yīng)用，通過(guò)系統(tǒng)行為級(jí)建模確定ΣΔ調(diào)制器各項(xiàng)參數(shù)，及OTA性能指標(biāo)，提高了設(shè)計(jì)效率。同時(shí)通過(guò)電路模塊進(jìn)行低功耗分析，實(shí)現(xiàn)了一款低功耗高精度四階前饋單位量化ΣΔ調(diào)制器，該類(lèi)前饋結(jié)構(gòu)降低了對(duì)第一級(jí)積分器OTA設(shè)計(jì)要求，同時(shí)對(duì)后幾級(jí)OTA進(jìn)行增益縮放，降低了功耗。該調(diào)制器可與數(shù)字濾波器構(gòu)成高精度低功耗ΣΔADC，應(yīng)用于物聯(lián)網(wǎng)節(jié)點(diǎn)芯片中。

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