高速多通道數(shù)據(jù)采集傳輸系統(tǒng)的設計*

趙忠凱，尹達，劉海朝

（哈爾濱工程大學信息與通信工程學院，哈爾濱150001）

高速多通道數(shù)據(jù)采集傳輸系統(tǒng)的設計*

趙忠凱，尹達，劉海朝

（哈爾濱工程大學信息與通信工程學院，哈爾濱150001）

設計了一種基于FPGA與DSP的高速多通道實時數(shù)據(jù)采集傳輸系統(tǒng)。該系統(tǒng)通過FPGA實現(xiàn)對時鐘、ADC、DSP等芯片的功能配置，采集數(shù)據(jù)由FPGA預處理后通過EMIF接口傳送至DSP，并完成后續(xù)的復雜信號處理。該系統(tǒng)最高數(shù)據(jù)采集速率可達500 MSPS，F(xiàn)PGA與DSP之間可實現(xiàn)高速率的數(shù)據(jù)傳輸。實際測試結(jié)果表明，該系統(tǒng)實現(xiàn)了多通道數(shù)據(jù)的實時同步采集、傳輸與處理，數(shù)據(jù)采集達到較高性能，能夠滿足當前復雜電磁環(huán)境下精確制導雷達數(shù)據(jù)處理分析的需求。

多通道，高速數(shù)據(jù)采集，EMIF，F(xiàn)PGA&DSP

0 引言

當前電磁信號環(huán)境越來越復雜，電磁信號密度已達到百萬量級［1］，這就要求雷達信號識別處理系統(tǒng)必須具備快速、準確識別威脅的能力，能夠為之后作戰(zhàn)提供及時可靠的信息。隨著一些新算法的出現(xiàn)，信號處理復雜度越來越高，動態(tài)范圍也要求越來越大，信號的通道數(shù)也越來越多，因此，多通道信號的采集處理已成為當前雷達數(shù)字接收機的發(fā)展趨勢。傳統(tǒng)的信號采集和傳輸方法已不能完全滿足當前復雜電磁威脅環(huán)境下信號處理機對處理數(shù)據(jù)的要求［2］，必須應用更精確更高速的采集系統(tǒng)，保證電子戰(zhàn)環(huán)境中的主動權(quán)，所以對雷達信號高速多通道采集傳輸系統(tǒng)的研究具有重大且深遠的意義。FPGA具有強大的數(shù)據(jù)并行處理能力，能夠滿足高速ADC的數(shù)據(jù)處理要求，非常適合作為本系統(tǒng)的邏輯控制核心。高性能多核DSP的高速運算能力使其適合選作復雜算法的主處理芯片［3］。

1 系統(tǒng)總體方案

圖1 系統(tǒng)結(jié)構(gòu)框圖

雷達信號高速多通道數(shù)據(jù)采集傳輸系統(tǒng)總體框圖如圖1所示。設計中所選用的ADC芯片數(shù)據(jù)轉(zhuǎn)換速率最高可達500 MSPS。FPGA芯片選擇Altera公司Stratix III系列的EP3SL200F1152C2，DSP芯片選擇TI公司的TMS320C6678。AD9520-3作為數(shù)據(jù)采集的時鐘芯片，多路模擬信號經(jīng)過ADC芯片AD9434采集后送入FPGA，經(jīng)串并轉(zhuǎn)換后對數(shù)據(jù)時序進行同步調(diào)整，確保多路高速信號的時序同步。多路數(shù)據(jù)經(jīng)過數(shù)字正交變換從中頻信號中提取基帶信息，在波門脈沖控制下打入高速FIFO中，完成多路數(shù)據(jù)的采集存儲。通過EMIF和GPIO可以實現(xiàn)DSP對FIFO中數(shù)據(jù)的靈活讀取，進而可以對采得的雷達信號進行后續(xù)的操作和處理。

2 系統(tǒng)硬件設計

高速多通道數(shù)據(jù)采集傳輸系統(tǒng)的硬件結(jié)構(gòu)框圖如圖2所示。

圖2 系統(tǒng)硬件結(jié)構(gòu)框圖

本設計主要包括高速數(shù)據(jù)采集、系統(tǒng)電源設計、系統(tǒng)功能擴展3個部分。

2.1 高速數(shù)據(jù)采集部分

2.1.1 ADC芯片

本設計要完成八通道的高速數(shù)據(jù)采集，實現(xiàn)50 MSPS～500 MSPS的采樣速率。對高載頻的信號可以依據(jù)帶通采樣定理對信號進行采樣，帶通采樣定理中采樣率與信號中心頻率要滿足式1所示的關系：

中頻模擬信號經(jīng)變壓器轉(zhuǎn)化為差分信號后送入ADC芯片，差分信號能消除共模干擾，提高系統(tǒng)的抗噪聲能力。FPGA的差分管腳有限，ADC芯片選擇DDR模式輸出可以減少一半的差分管腳占用量，同時簡化電路板設計。綜合考慮不同芯片的性能，ADC芯片最終選擇ADI公司的AD9434。該芯片的主要性能：分辨率12 bits、有效位數(shù)10.5位、1 GHz全功率模擬帶寬、較高的信噪比（SNR）和較大的無雜散動態(tài)范圍（SFDR）、最高采樣率可達500 MHz、提供LVDS兼容輸出（500 MSPS時）等［4］，滿足本系統(tǒng)的設計要求。

2.1.2 ADC時鐘芯片

本設計中有八路高速ADC，所以要求時鐘芯片至少能提供八路滿足頻率要求的差分時鐘信號。在PCB布局布線時，八路差分時鐘線要保證對內(nèi)和對間等長以及阻抗匹配。選擇ADI公司的AD9520-3作為本設計的時鐘芯片，AD9520-3的主要性能特點為：能提供12路1.6 GHz LVPECL/CMOS輸出（分為4組），并且每組輸出都集成一個分頻器，其分頻比和相位延遲均可通過寄存器進行設置［5］；具有亞皮秒級抖動性能，且具有片內(nèi)集成鎖相環(huán)（PLL）和壓控振蕩器（VCO）；可以通過串行接口配置片內(nèi)EEPROM，存儲用于上電和芯片復位的寄存器設置。

2.2 系統(tǒng)電源設計部分

意識形態(tài)的認同對于國家統(tǒng)合具有重要的影響。國民黨執(zhí)政時期，對于國民黨思想和組織的統(tǒng)合，對于知識界認同的爭取、民眾情感與信仰的凝聚均不算成功。王世杰在1943年2月18日的日記中寫道:“今晚為新生活運動九周年紀念之前夕，蔣先生在紀念會上作甚長之演說。聽眾雖俱為中央委員或新生活運動會干部分子，但予總覺彼等內(nèi)心對于此一運動仍缺乏篤行與身體力行之誠意?？偢墒乱渣S仁霖充任，似只能作若干表面的工作，不能使一般知識界對于此一運動增加其注意與敬重”??？梢姡瑹o論是黨內(nèi)，還是黨外，國民黨的意識形態(tài)宣導都不能發(fā)揮其作用。

2.2.1 ADC電源

AD9434由1.8 V單電源供電，給設計帶來方便。為了減小電源噪聲對ADC性能的影響，ADC的模擬電源和數(shù)字電源要分開設計。設計中選擇線性電源LT1764對AD9434進行供電，利用開關電源將5 V轉(zhuǎn)換成2.3 V后作為LT1764的輸入，保證了LT1764的轉(zhuǎn)換效率。

2.2.2 FPGA電源

本設計FPGA芯片選用Altera公司的EP3SL200F1152C2。FPGA的參考時鐘由50 MHz的晶振提供，配置芯片選擇EPCS128SI16N，配置模式選擇常用的JTAG和AS模式。FPGA電源用到了1.8 V、2.5 V、3.3 V以及其核電壓1.1 V，選擇開關電源PTH05050提供1.8 V、2.5 V、1.1 V電壓，選擇PTH05060產(chǎn)生3.3 V電壓，以滿足所需的電流要求。

2.2.3 DSP電源

為了對采集到的信號作進一步的高效處理，需要將數(shù)據(jù)傳到DSP中，故在設計中添加了一片多核DSP芯片，512 Mbit的Flash和128 M*16的DDR3與DSP相連來擴展DSP的功能。DSP的時鐘由時鐘芯片CDCE62005提供，內(nèi)核電壓由電源芯片UCD9244+UCD7242(兩片)提供。TMS320C6678芯片對電源上電順序有詳細的要求，其上電順序為1.0 V→1.8 V→1.5 V→0.75 V，這個通過FPGA編程控制時序來實現(xiàn)。DSP電源總體框圖如圖3所示。

圖3 DSP電源總體框圖

2.3 系統(tǒng)功能擴展部分

DSP為系統(tǒng)功能的擴展提供了平臺，通過GPIO和EMIF實現(xiàn)FPGA與DSP的數(shù)據(jù)傳輸。FPGA連接DSP所有的EMIF接口以及所有的配置管腳，保證DSP能夠有效地訪問FPGA，也方便了FPGA對DSP的配置。本系統(tǒng)采用標準的6U CPCI接口，可以與底板或其他板卡進行通信，其中用戶自定義的接口有422串口、電源接口、Rapid IO接口以及自定義的其他板卡互連接口。

3 系統(tǒng)FPGA邏輯設計

本系統(tǒng)的全部控制邏輯及芯片配置都由FPGA完成，F(xiàn)PGA的邏輯設計是完成本系統(tǒng)的關鍵部分。系統(tǒng)中FPGA的主要邏輯設計如圖4所示。

圖4 FPGA中的邏輯設計

3.1 AD9520的配置

時鐘芯片AD9520的配置由FPGA完成。本設計選擇REF1作為參考時鐘，由溫補晶振CFPT9006提供20 MHz的高精度時鐘。本設計采用內(nèi)部VCO和時鐘分配模式，使用內(nèi)部VCO和PLL時，必須采用VCO分頻器，確保提供給通道分頻器的頻率不超過其額定最大頻率。VCO必須校準，確保性能最佳［4］，對于使用內(nèi)部VCO時的寄存器參數(shù)的詳細設置如表1所示。

內(nèi)部VCO與參考頻率之間的關系式如式（2）所示：

表1 使用內(nèi)部VCO時寄存器的參數(shù)設置

R是參考分頻器，可以設為1到16 383的任意值，本設計選用的外部晶振頻率REF1=20 MHz，R設置為2。N分頻器由1個預分頻器（P）和2個計數(shù)器（A和B）組合而成，總分頻器值為：N=（P×B）+A。參數(shù)N、P、A、B、R的值可以通過寄存器設置，使得頻率設計變得很靈活。本設計需要將采樣率設置到500 MHz，則內(nèi)部VCO的頻率可以設置為2 GHz，A、B、P的值設置為：A=0，P=8，B=25。輸出頻率是VCO通過分頻器后得到的，分頻器是VCO分頻器和通道分頻器的組合。設計中選擇VCO分頻器值為4，通道分頻器的分頻值為1，這樣就可得到500 MHz輸出時鐘頻率。

AD9520的配置主要是通過串行控制端口來設置，其串行控制端口支持單字節(jié)或多字節(jié)傳輸，以及MSB首傳或LSB首傳等傳輸格式，可以配置為單一的雙向I/O引腳或2個單向I/O引腳。AD9520默認處于MSB首傳、雙向引腳、長指令模式。向AD9520中寫入一個16位指令字作為串行控制端口數(shù)據(jù)傳輸?shù)男畔?，其中最高位MSB位指明讀寫狀態(tài)(高為讀，低為寫)，隨后2個位指明傳輸?shù)淖止?jié)長度，最后13位指明讀寫操作的地址。位用來覆蓋AD9520使用的全部寄存器范圍，位總是0［6］。

3.2 AD9434的配置

AD9434需要配置的功能相對較少，主要有：輸出模式選擇Output enable、DDR、Output invertion模式（0x14<4：2>=010）；Data Format選擇offset binary（0x14<1：0>=01）。選擇DDR模式AD9434的配置要選用SPI模式。AD9434的SCLK用于串行控制端口讀寫同步；SDIO用作輸入/輸出模式（本設計中AD9434工作在輸入模式）；CS是片選，低有效，控制AD8434的讀寫周期［5］。

3.3 采集數(shù)據(jù)的接收與時序調(diào)整

調(diào)節(jié)數(shù)據(jù)的時序同步是數(shù)據(jù)接收中的關鍵技術。多路高速信號經(jīng)過ADC之后進入FPGA的高速串幷轉(zhuǎn)換模塊LVDS中，LVDS輸入位數(shù)為12位，時鐘為ADC的隨路時鐘，工作方式選擇LVDS receiver模式。選擇每個通道對應的解串因子個數(shù)，這樣可以降低相應倍數(shù)的數(shù)據(jù)速率，保證邏輯正確綜合和正確地布局、布線。圖4所示為采集到的一路連續(xù)波信號在邏輯分析儀SignalTap II中的波形。

圖4 采樣解串后的數(shù)據(jù)波形

經(jīng)過解串后的數(shù)據(jù)進行數(shù)字下變頻等信號處理時必然會遇到跨時鐘域信號傳輸?shù)膯栴}，導致信號傳輸處于不穩(wěn)定狀態(tài)。為了減少異步信號傳輸中由于狀態(tài)不穩(wěn)定引發(fā)的問題，需要對其進行跨時鐘域的同步調(diào)整。本設計在目的時鐘域中使用一串連續(xù)的寄存器將信號同步到新的時鐘域中，這些寄存器有額外的時間用于信號在被使用前從不穩(wěn)定狀態(tài)達到穩(wěn)定值［7］。本設計中的寄存器鏈用到2個寄存器，如圖5所示。

圖5 同步寄存器鏈

3.4 采集數(shù)據(jù)的緩存與傳輸

時序同步后的數(shù)據(jù)打入高速異步FIFO中，F(xiàn)IFO先入先出的特性決定了它更適合從FPGA向DSP中傳輸數(shù)據(jù)［8］，而且異步FIFO的使用大大提高了通信雙方的數(shù)據(jù)吞吐率，在跨時鐘域的數(shù)據(jù)處理中不用像握手信號和邏輯同步處理機制那樣在同步設計上耗費太多的時鐘周期［7］。FIFO的輸入輸出均為16位，讀寫分別用2個不同的時鐘控制。FIFO的內(nèi)部狀態(tài)標志位滿信號full、空信號empty等可以作為DSP讀取數(shù)據(jù)的重要判決信息，異步清零信號aclr能夠清空當前FIFO中的數(shù)據(jù)［9］，這些標志位通過GPIO與DSP完成通信。FIFO的寫時鐘由系統(tǒng)時鐘提供，寫使能由脈沖信號控制。FIFO中的數(shù)據(jù)通過EMIF傳輸?shù)紻SP中，用OE作FIFO的讀時鐘，讀使能信號由WE、CE［3］、RNW和DSP地址信號相與做譯碼獲得。圖6和圖7分別是FPGA與DSP之間傳輸單個數(shù)據(jù)和連續(xù)傳輸128個數(shù)據(jù)的時序波形。

圖6 FIFO向DSP傳輸單個數(shù)據(jù)的時序圖

圖7 FIFO向DSP連續(xù)傳輸128個數(shù)據(jù)的時序圖

圖6與圖7中DSP1_EMIFD、DSP1_EMIFA、DSP1_EMIFCEZ［3］、DSP1_EMIFBEZ、DSP1_EMIFW EZ、DSP1_EMIFOEZ、DSP1_EMIFRNW分別是FPGA與DSP數(shù)據(jù)傳輸?shù)臄?shù)據(jù)線、地址線、片選信號、位使能信號、寫使能信號、輸出使能信號和讀寫使能信號。FIFO中的數(shù)據(jù)可以反復打滿、清空，操作靈活。GPIO與EMIF通過IOBUF模塊控制FPGA與DSP的數(shù)據(jù)傳輸，IOBUF是輸入輸出雙向端口，可以靈活控制數(shù)據(jù)的傳輸方向。

4 性能測試及分析

為了驗證本系統(tǒng)的性能，利用硬件平臺對信號進行采集測試。將建立的FPGA工程的.sof文件通過邏輯分析儀SignalTap II加載到配置芯片內(nèi)，利用Matlab的alt_signaltap_run函數(shù)將硬件中傳輸?shù)臄?shù)據(jù)直接采集到Matlab中進行信號性能的計算。在雷達數(shù)據(jù)分析中，數(shù)據(jù)采集精度和信噪比都是重要的性能指標［10］。對不同頻率的正弦輸入信號進行數(shù)據(jù)采集，計算信號的有效位數(shù)（ENOB）和信噪比（SNR）并作記錄，結(jié)果如表2所示。通過對表2中ENOB和SNR的統(tǒng)計和分析可得數(shù)據(jù)采集系統(tǒng)的ENOB可達9.0以上，SNR可達57 dB以上，系統(tǒng)性能可以滿足精確制導雷達數(shù)據(jù)處理分析的要求。

表2 不同頻率輸入信號性能測試結(jié)果

下頁圖8所示為對一個52 MHz的單頻信號采集后求得的頻譜結(jié)果，由頻譜圖可知信號的無雜散動態(tài)范圍（SFDR）為70.46 dB，信號頻譜特性良好。圖9所示為中頻52 MHz，帶寬40 MHz的線性調(diào)頻信號(LFM)的頻譜圖，由頻譜圖可知采集的信號可以滿足系統(tǒng)對信號處理分析的要求。

圖8 單頻信號采集結(jié)果頻譜圖

圖9 LFM信號采集結(jié)果頻譜圖

本設計的核心邏輯控制器件FPGA主要資源占用情況如表3所示，可以看到FPGA還有很大的剩余空間，可以靈活地用于系統(tǒng)功能的擴展。

表3 FPGA內(nèi)部主要資源占用情況

5 結(jié)束語

本文介紹了一種高速多通道數(shù)據(jù)采集傳輸系統(tǒng)的設計方案，可完成八路高速雷達信號的同步采集、處理和傳輸。系統(tǒng)采集性能能夠滿足在復雜電磁威脅環(huán)境下對雷達信號進行實時采集和處理的需求，同時，通過后續(xù)的FPGA和DSP軟件開發(fā)，可將該系統(tǒng)廣泛應用于雷達信號偵查、處理等應用領域。

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圖7 AD9854的FM信號產(chǎn)生原理圖

4 結(jié)束語

DDS是非常實用的電路模塊。本文以DDS為核心設計了短波通信發(fā)射機，并進行了綜合系統(tǒng)測試。實驗證明，此設計方案，具有設計方便、功能完善、性能良好等特點，對于數(shù)字短波發(fā)射機的設計開發(fā)具有普遍的參考意義。發(fā)射機的改進方向是，如何進一步數(shù)字集成并方便調(diào)節(jié)控制。

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Design of High Speed Multi-channel Data Acquisition and Transmission System

ZHAO Zhong-kai，YIN Da，LIU Hai-chao
（School of Information and Communication Engineering,Harbin Engineering University,Harbin 150001，China）

One kind of real-time high-speed multi-channel data acquisition transmission system is designed based on FPGA and DSP.The function of the clock,ADC and DSP is configured by FPGA in the system,the data pre-processed by FPGA transmitted to DSP through EMIF interface and DSP complete the subsequent complex signal processing.The highest analog-digital conversion rate of the system can be up to 500 MSPS and the high transmission speed between FPGA and DSP can be achieved.The actual test results show that the system has realized the multi-channel high-speed, synchronous,real-time data acquisition,transmission and processing.The performance of the system can satisfy the data processing requirements of the precision analysis radar under the current complex electromagnetic threat environment.

multi-channel,high speed data acquisition,EMIF,FPGA&DSP

TN957.5

A

1002-0640（2015）12-0136-05

2014-11-18

2015-01-16

國家自然科學基金資助項目（61301200）

趙忠凱（1979-），男，山東淄博人，工學博士。研究方向：寬帶信號檢測與識別，軟件無線電技術。