基于多相濾波結(jié)構(gòu)的信道化及FPGA實(shí)現(xiàn)

張 誠，吳 沁，賀 浪

(西安電子科技大學(xué)電子工程學(xué)院，陜西西安 710071)

在電子戰(zhàn)中，傳統(tǒng)上主要采用掃頻式搜索接收機(jī)，但其截獲概率受搜索速度的影響較為嚴(yán)重，且因其受到搜索速度與分辨率之間關(guān)系的制約，所以掃頻式接收機(jī)對跳頻信號的截獲效果很不理想［1］。信道化接收機(jī)是對某個(gè)頻段的信號全概率接收的接收機(jī)，而基于多相結(jié)構(gòu)的信道化接收機(jī)相對于傳統(tǒng)意義上的信道化接收機(jī)對同一頻段信號而言所需硬件資源更少，且更易于實(shí)現(xiàn)。其相對傳統(tǒng)的信道化接收機(jī)憑借其高效的多相結(jié)構(gòu)，使其在多信道處理方面得到了廣泛應(yīng)用［2］，是接收機(jī)的發(fā)展趨勢。

1 多相濾波結(jié)構(gòu)的信道化原理

1.1 信道的劃分

因?qū)嵭盘栴l譜具有對稱特性，所以其頻帶劃分較為特殊，這里只對［0，π］上的頻譜進(jìn)行信道劃分［3］。若劃分K個(gè)信道，各信道的中心頻率為ωk=kπ/K+π/2K，其中，k=0，1，…，K －1。

圖1 實(shí)信號的信道排列形式

由傅里葉變換可知，低通濾波器的頻譜包括正負(fù)對稱的兩部分。為使信道的劃分如圖1所示，需將濾波函數(shù)的頻譜全部移到正半軸，這里對濾波器的頻譜函數(shù)做如下變換

此時(shí)反映到頻域如圖2所示，因此，采用復(fù)FIR濾波器對輸入的實(shí)信號進(jìn)行濾波。

圖2 實(shí)信號與平移后的低通濾波器的頻譜圖

1.2 基于多相結(jié)構(gòu)濾波器的信道化原理

信道化的主要過程為，先將每個(gè)信道乘以e－jωkn，對信號做頻域的搬移［4］，再經(jīng)過低通濾波器，濾除高頻分量，并將頻率均降到基帶，做下變頻［5］，最終進(jìn)行抽取。信道化結(jié)構(gòu)如圖3所示。

圖3 信道化結(jié)構(gòu)圖

圖中，ωk表示第k信道的中心頻率，H(z)表示低通濾波器。但問題在于，每個(gè)信道的信號做完一系列計(jì)算之后，再作抽取，中間會有較多數(shù)據(jù)的計(jì)算損耗。因此，需要一種簡化的方法使計(jì)算變得更加高效。

根據(jù)圖3可知

假設(shè)每個(gè)信道的中心頻率ωk滿足式(3)，則有e－jMωkn，圖3中第k信道的結(jié)構(gòu)可簡化為圖4所示。

圖4 第k通道的簡化結(jié)構(gòu)

此時(shí)只剩低通濾波和抽取兩部分，可用Noble等效再次化簡，為此先對FIR濾波器作如下變換［6］

根據(jù)Noble等效［7］，可將抽取移到FIR濾波之前，如圖5所示。

圖5 多相濾波的Noble等效結(jié)構(gòu)圖

結(jié)合圖5并縱觀整個(gè)系統(tǒng)，容易發(fā)現(xiàn)x(n)可看成經(jīng)過串并轉(zhuǎn)換之后分別進(jìn)入各個(gè)信道，即x(n)的第n=mM+k周期的數(shù)據(jù)進(jìn)入第k信道做運(yùn)算。

此時(shí)已經(jīng)完成多相濾波的結(jié)構(gòu)簡化，回到本文的信道化方案中，根據(jù)式(3)和圖 4，將 z用 z e－j2πk/M代替，則式(4)可作如下變換

則有最終的信道化高效結(jié)構(gòu)如圖6所示，令每個(gè)信道FIR濾波器的輸出為yr(nM)，則總輸出為

從式(6)可看出，這是一個(gè)離散傅里葉變換的形式。因此，整個(gè)信道化的過程由FIR濾波和FFT兩部分組成。這大幅降低了運(yùn)算量并節(jié)省了資源。

圖6 基于多相濾波結(jié)構(gòu)的信道化高效結(jié)構(gòu)

2 硬件實(shí)現(xiàn)

文中采用Xilinx系列芯片。假設(shè)輸入信號為0～32 MHz的實(shí)信號，由奈圭斯特采樣定理可知，F(xiàn)PGA的工作頻率定為64 MHz。0～32 MHz實(shí)信號的頻域在［－32 MHz，32 MHz］之間，若使每個(gè)信道的帶寬為1 MHz則需劃分64個(gè)信道。而做后續(xù)處理時(shí)，只計(jì)算［0，π］區(qū)間的32個(gè)信道輸出的信號即可。

由于工作頻率較低，而信道劃分較多，所以整個(gè)過程需采用串行方式處理。FPGA內(nèi)部實(shí)現(xiàn)的總體框圖如圖7所示。

圖7 FPGA內(nèi)部實(shí)現(xiàn)總框圖

2.1 FIR濾波器的設(shè)計(jì)實(shí)現(xiàn)

FPGA內(nèi)部的FIR濾波器實(shí)現(xiàn)結(jié)構(gòu)，如圖8所示，512點(diǎn)的FIR濾波器，因共64個(gè)信道，所以每個(gè)信道要做8個(gè)乘法運(yùn)算。每個(gè)信道FIR系數(shù)的確定及存儲順序參照式(4)，將參數(shù)存到ROM中，每個(gè)周期讀取8個(gè)系數(shù)，與輸入信號相乘，乘得的8個(gè)結(jié)果再做累加，則是每個(gè)信道經(jīng)FIR計(jì)算的結(jié)果。因采用串行結(jié)構(gòu)，故每個(gè)信道的計(jì)算結(jié)果會從輸出端口，按信道序號的順序，循環(huán)輸出。

圖8 FPGA內(nèi)部FIR的實(shí)現(xiàn)結(jié)構(gòu)圖

2.2 FFT的設(shè)計(jì)實(shí)現(xiàn)

因?yàn)槲闹胁捎么薪Y(jié)構(gòu)，所以FFT部分直接采用Xilinx芯片內(nèi)部提供的IP Core［8］即可。數(shù)據(jù)進(jìn)入FFT模塊時(shí)，按各個(gè)信道順序輸入，但根據(jù)FFT的計(jì)算方法可知，經(jīng)過蝶形運(yùn)算［9］后，輸出結(jié)果的順序會發(fā)生改變，此時(shí)可根據(jù)模塊中輸出口xk_index的值辨認(rèn)某個(gè)周期輸出的是第幾信道的計(jì)算結(jié)果。因此在FPGA中做后續(xù)邏輯時(shí)，需注意計(jì)算結(jié)果與相應(yīng)序號要保持對齊，以免計(jì)算錯(cuò)誤。

3 Matlab仿真分析

利用Matlab進(jìn)行仿真驗(yàn)證。采樣頻率為64 MHz，帶寬1 MHz，若輸入為實(shí)信號頻率為15.7 MHz，則信號與各信道的頻譜曲線如圖9所示。

圖10為16信道、49信道(即 －16信道)、17信道、48信道(即－17信道)的輸出，及相應(yīng)的頻譜圖。

圖10 實(shí)信號與各信道的頻譜曲線

由圖可見信號出現(xiàn)在第16信道內(nèi)，信號頻率均落到［0 MHz，1 MHz］之間，符合設(shè)計(jì)要求。

4 結(jié)束語

介紹了一種基于多相濾波結(jié)構(gòu)的信道化方法，該方法結(jié)構(gòu)簡單、大幅節(jié)省了資源，并在FPGA上采用串行結(jié)構(gòu)，完成了32信道的劃分。這種多信道的劃分和同時(shí)處理的能力，可較好地完成對目標(biāo)信號的全概率截獲，在電子偵查領(lǐng)域具有較高的應(yīng)用價(jià)值。此外，文中介紹的系統(tǒng)工作頻率較低，可采用串行結(jié)構(gòu)節(jié)省資源。若信號和系統(tǒng)的工作頻率較高，則可采用并行結(jié)構(gòu)，此時(shí)若需要，也可利用語言實(shí)現(xiàn)FFT的并行處理結(jié)構(gòu)，以提高處理速度。

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