全數(shù)字接收機(jī)DDS設(shè)計(jì)與實(shí)現(xiàn)

陳斌斌

摘 要：直接數(shù)字頻率合成技術(shù)（DDS）是當(dāng)前使用最廣泛的頻率合成技術(shù)，它所產(chǎn)生的信號(hào)具有頻率分辨率高、切換速度快、切換時(shí)相位連續(xù)、輸出相位噪聲低和可以產(chǎn)生任意波形等諸多優(yōu)點(diǎn)，被廣泛應(yīng)用于通信、雷達(dá)、電子對(duì)抗和儀器儀表等諸多領(lǐng)域。該文首先介紹了此技術(shù)的基本結(jié)構(gòu)和工作原理，其次通過(guò)verilong語(yǔ)言編寫(xiě)設(shè)計(jì)了一個(gè)DDS系統(tǒng)。

關(guān)鍵詞：DDS FPGA 性能指標(biāo)

中圖分類(lèi)號(hào)：TP273 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)1674-098X（2014）06（b）-0212-03

頻率合成器是現(xiàn)代電子通信系統(tǒng)的重要組成部分，也是決定電子通信系統(tǒng)性能的關(guān)鍵部件之一，被喻為眾多電子系統(tǒng)的“心臟”。伴隨著現(xiàn)代通信技術(shù)的快速發(fā)展，通信系統(tǒng)對(duì)頻率合成器提出了越來(lái)越高的要求。一個(gè)性能優(yōu)良的頻率合成器應(yīng)具備輸出相位噪聲低、頻率捷變速度快、輸出頻率范圍寬和捷變頻率點(diǎn)數(shù)多等特點(diǎn)。

直接數(shù)字頻率合成（DDS）是繼直接頻率合成（DSS）和鎖相環(huán)頻率合成（PLL）之后出現(xiàn)的新的頻率合成方法，它的出現(xiàn)導(dǎo)致了頻率合成領(lǐng)域的第二次革命，由于它具有相對(duì)帶寬很寬、頻率捷變速度很快、頻率分辨率很高、可輸出寬帶的正交信號(hào)、可編程和全數(shù)字化便于集成等眾多優(yōu)點(diǎn)，因此得到了快速的發(fā)展及廣泛的應(yīng)用。

1 DDS頻率合成的原理與結(jié)構(gòu)

DDS頻率合成的原理如下：相位累加器由加法器與寄存器串聯(lián)構(gòu)成，在參考時(shí)鐘fclk的控制下，輸入端輸入頻率控制字，而寄存器能保留整個(gè)相位累加器的輸出值。因此，累加器在每個(gè)時(shí)鐘周期內(nèi)都會(huì)將頻率字K與上一次累加的相位結(jié)果相加，以得到本次累加輸出。該累加值作為相位地址進(jìn)入波形ROM存儲(chǔ)器。ROM則根據(jù)這個(gè)相位地址值輸出相應(yīng)波形的量化幅值數(shù)據(jù)，然后經(jīng)D/A轉(zhuǎn)換器將波形幅值數(shù)據(jù)轉(zhuǎn)換成所需要的模擬波形。最后，通過(guò)低通濾波器濾除不需要的頻率分量，得到輸出頻譜純凈的波形。

DDS的原理結(jié)構(gòu)圖如圖1所示。

在上圖中，fclk為參考時(shí)鐘頻率，f0則是DDS的輸出頻率，T0=1/f0。K為頻率控制字，N為相位累加器的字長(zhǎng)，A為ROM地址線位數(shù)，D為ROM數(shù)據(jù)線位數(shù)，即DAC的位數(shù)。

2 DDS的硬件設(shè)計(jì)與實(shí)現(xiàn)

2.1 FPGA的簡(jiǎn)介

FPGA（Field-Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是基于PAL、GAL、CPLD等可編程器件的基礎(chǔ)上發(fā)展的技術(shù)，作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，較好地解決定制電路的不足和克服原有可編程器件門(mén)電路數(shù)有限的缺陷。

2.2 FPGA的開(kāi)發(fā)流程

一般來(lái)說(shuō)，一個(gè)完整的FPGA設(shè)計(jì)流程有：電路設(shè)計(jì)與輸入、功能仿真、綜合、布局布線、布線后仿真、板級(jí)仿真驗(yàn)證等，如圖2所示。

開(kāi)發(fā)流程說(shuō)明如下：一是電路設(shè)計(jì)輸入。常用的電路設(shè)計(jì)輸入方法有硬件描述語(yǔ)言（HDL，Hardware Description Lan- guage）、狀態(tài)圖與原理圖輸入等。目前大型設(shè)計(jì)多數(shù)采用的是HDL設(shè)計(jì)輸入，其中影響最為廣泛的HDL語(yǔ)言是VHDL和Verilog HDL。二是功能仿真。電路設(shè)計(jì)完成后，利用專(zhuān)門(mén)的仿真工具對(duì)設(shè)計(jì)進(jìn)行功能仿真，驗(yàn)證電路功能是否符合設(shè)計(jì)要求。三是綜合優(yōu)化。綜合優(yōu)化是指將HDL語(yǔ)言等設(shè)計(jì)輸入翻譯成由與、或、非門(mén)、RAM、觸發(fā)器等基本邏輯單元組成的網(wǎng)表，并根據(jù)目標(biāo)與約束條件優(yōu)化所生成的邏輯連接，輸出網(wǎng)表文件，供FPGA的布局布線器進(jìn)行實(shí)現(xiàn)。四是實(shí)現(xiàn)與布局布線。利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件結(jié)構(gòu)的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行連線，并產(chǎn)生相應(yīng)文件。五是后仿真驗(yàn)證。布局布線之后生成的仿真時(shí)延文件中包括門(mén)延時(shí)，還包括實(shí)際的布線延時(shí)，將這些時(shí)延信息反標(biāo)到設(shè)計(jì)網(wǎng)表中，然后進(jìn)行后仿真。后仿真較準(zhǔn)確，能正確反映芯片的實(shí)際工作情況。一般來(lái)說(shuō)，布線后仿真必須進(jìn)行，以檢查設(shè)計(jì)時(shí)序與FPGA的實(shí)際情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。六是調(diào)試與加載配置。FPGA設(shè)計(jì)有兩種配置形式：一種是直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置，另一種是由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。

2.3 FPGA實(shí)現(xiàn)DDS的可能性

現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA，F(xiàn)ield Programmable Gate Array）是近年來(lái)得到快速發(fā)展的大規(guī)?？删幊虒?zhuān)用集成電路（ASIC），具有集成度高，方便簡(jiǎn)單，開(kāi)發(fā)和上市周期短的特點(diǎn)，它是一種高集成度高密度的可編程邏輯器件，在數(shù)字設(shè)計(jì)和通信領(lǐng)域中得到迅速普及和廣泛應(yīng)用。

雖然目前各大芯片制造廠商相繼推出采用先進(jìn)CMOS工藝生產(chǎn)的DDS芯片（其中應(yīng)用較為廣泛的是AD公司的AD985X系列），為電路設(shè)計(jì)者提供了多樣選擇，但是用FPGA實(shí)現(xiàn)DDS技術(shù)有著著DDS芯片不能取代的優(yōu)勢(shì)，如用FPGA實(shí)現(xiàn)DDS技術(shù)比較靈活，它可以產(chǎn)生多種調(diào)制方式，利用多種組合方式，實(shí)現(xiàn)多個(gè)DDS芯片的功能等。

2.4 設(shè)計(jì)仿真與實(shí)現(xiàn)

在芯片設(shè)計(jì)過(guò)程中的每一個(gè)階段，進(jìn)行模擬仿真是十分必要的，這樣可以盡早的發(fā)現(xiàn)問(wèn)題，及時(shí)修改設(shè)計(jì)，從而保證設(shè)計(jì)過(guò)程的準(zhǔn)確性。

在確定DDS設(shè)計(jì)方案和功能劃分后，用Verilog代碼對(duì)設(shè)計(jì)進(jìn)行RTL級(jí)建模。編譯完成后，創(chuàng)建波形仿真文件，并在此環(huán)境下通過(guò)施加合理的激勵(lì)向量對(duì)它們進(jìn)行功能驗(yàn)證。接著用Quartus II對(duì)設(shè)計(jì)進(jìn)行綜合優(yōu)化，把設(shè)計(jì)翻譯成由基本邏輯單元組成的網(wǎng)表，并把網(wǎng)表適配到選定的Cyclone II系列中的EP2S60F1020C3開(kāi)發(fā)板上。這個(gè)過(guò)程中可能會(huì)遇到一些問(wèn)題，主要是因?yàn)槭褂昧瞬荒芫C合的verilog語(yǔ)言對(duì)設(shè)計(jì)進(jìn)行建模。這時(shí)就要對(duì)它們進(jìn)行修改，使之可綜合。此外，綜合時(shí)軟件會(huì)根據(jù)內(nèi)部的算法對(duì)部分邏輯進(jìn)行合并或消去，這也許會(huì)與設(shè)計(jì)者的初衷不太一致，所以還要進(jìn)行后仿真。最后用Quartus II內(nèi)嵌的SignalTap II對(duì)設(shè)計(jì)進(jìn)行了在線邏輯分析。SignalTap是一種FPGA在線片內(nèi)信號(hào)分析工具，它的主要功能是通過(guò)JTAG口，在線、實(shí)時(shí)地讀出FPGA的內(nèi)部信號(hào)。其基本原理是利用FPGA中未使用的RAM塊，根據(jù)用戶(hù)設(shè)定的觸發(fā)條件將信號(hào)實(shí)時(shí)地保存到這些RAM中，然后再通過(guò)JTAG口傳送到計(jì)算機(jī)，最后在計(jì)算機(jī)屏幕上顯示出時(shí)序波形。endprint

2.5 波形仿真與綜合

本次設(shè)計(jì)中，將DDS系統(tǒng)的各參數(shù)設(shè)置如下：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。

本文中所設(shè)計(jì)DDS系統(tǒng)可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語(yǔ)言對(duì)DDS的上述功能進(jìn)行了程序編寫(xiě)，然后在Quartus II中進(jìn)行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時(shí)的仿真波形，圖中的sine即表示各種參數(shù)下的輸出正弦波形。整個(gè)圖2是驗(yàn)證DDS系統(tǒng)初始相位可調(diào)的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時(shí)仿真出的波形。將此圖與圖3（a）進(jìn)行比較可看出，輸出波形的頻率變?yōu)樵瓉?lái)的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時(shí)鐘頻率，N為相位累加器的輸出位數(shù)）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當(dāng)頻率控制字變?yōu)樵瓉?lái)的兩倍時(shí)，輸出頻率也應(yīng)為原頻率的兩倍。故由圖4可驗(yàn)證DDS系統(tǒng)頻率可變的功能。

在對(duì)代碼的驗(yàn)證完成之后，再利用Quartus II對(duì)整個(gè)程序的頂層模塊進(jìn)行綜合，其RTL視圖如圖5所示。

表1是對(duì)DDS系統(tǒng)的I/O端的信號(hào)說(shuō)明。其中，random_n模塊產(chǎn)生隨機(jī)序列，并將此序列與相位累加值相加，用以消除相位截?cái)嗾`差的周期性，從而提高系統(tǒng)性能；rom_sine為波形存儲(chǔ)器。此模塊是對(duì)Quartus II的IP核功能的一個(gè)運(yùn)用，具體來(lái)說(shuō)是先利用MATLAB將一個(gè)周期的正弦波分成1024位，然后將產(chǎn)生的1024個(gè)幅度值以矩陣形式存儲(chǔ)起來(lái)，并生成mif文件。再通過(guò)Quartus II調(diào)用這個(gè)mif文件生成相應(yīng)的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統(tǒng)的性能

由上述可知，本設(shè)計(jì)所選參數(shù)為：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。則系統(tǒng)的頻率分辨率為Hz。

而對(duì)于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時(shí)鐘頻率100 MHz的1/2，而在實(shí)際工作中由于硬件特性等原因，所以實(shí)際的輸出頻率一般為時(shí)鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統(tǒng)的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統(tǒng)的輸出信號(hào)頻譜圖，再通過(guò)一系列的公式運(yùn)算可得最大無(wú)雜散動(dòng)態(tài)范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數(shù)據(jù)可看出，所設(shè)計(jì)的DDS系統(tǒng)是基本滿(mǎn)足要求。

3 結(jié)語(yǔ)

直接數(shù)字頻率合成技術(shù)（DDS）是近年來(lái)迅速發(fā)展的頻率合成技術(shù)，它具有極快的頻率轉(zhuǎn)換時(shí)間、很高的頻率分辨率和任意波形生成等其他傳統(tǒng)頻率合成技術(shù)無(wú)法比擬的特性，從而令其在電子領(lǐng)域具有十分廣闊的應(yīng)用前景。同時(shí)，我們也應(yīng)注意到DDS的全數(shù)字結(jié)構(gòu)決定了其輸出頻譜雜散較大，因此對(duì)DDS頻譜和雜散的研究是今后的一個(gè)重要課題。

參考文獻(xiàn)

[1] 趙飛，郭偉.基于FPGA的兩種DDS實(shí)現(xiàn)[J].電子技術(shù)，2010，2（13）：204-206.

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[3] 彭輝生.基于DDS的信號(hào)發(fā)生器的研究和實(shí)現(xiàn)[D].武漢理工大學(xué)，2007.

[4] 孫海燕.基于DDS技術(shù)的通信信號(hào)產(chǎn)生技術(shù)研究[D].電子科技大學(xué)，2006.

[5] 王軼，朱江.基于DDS+PLL技術(shù)的高頻時(shí)鐘發(fā)生器[J].現(xiàn)代電子技術(shù)，2004（14）.

[6] 金學(xué)哲..直接數(shù)字頻率合成器（DDS）及其FPGA實(shí)現(xiàn)[D].南開(kāi)大學(xué)，2002.

[7] 韓軍功，王家禮.DDS頻譜分析及一種新型的改善方法[J].現(xiàn)代電子技術(shù)，2001（7）：45-48.

[8] 羅偉雄，韓力，原東昌.通信原理與電路[M].北京：北京理工大學(xué)出版社，2001.

[9] 劉泉，陳永泰.通信電子線路[M].2版.武漢：武漢理工大學(xué)出版社，2005.endprint

2.5 波形仿真與綜合

本次設(shè)計(jì)中，將DDS系統(tǒng)的各參數(shù)設(shè)置如下：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。

本文中所設(shè)計(jì)DDS系統(tǒng)可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語(yǔ)言對(duì)DDS的上述功能進(jìn)行了程序編寫(xiě)，然后在Quartus II中進(jìn)行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時(shí)的仿真波形，圖中的sine即表示各種參數(shù)下的輸出正弦波形。整個(gè)圖2是驗(yàn)證DDS系統(tǒng)初始相位可調(diào)的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時(shí)仿真出的波形。將此圖與圖3（a）進(jìn)行比較可看出，輸出波形的頻率變?yōu)樵瓉?lái)的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時(shí)鐘頻率，N為相位累加器的輸出位數(shù)）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當(dāng)頻率控制字變?yōu)樵瓉?lái)的兩倍時(shí)，輸出頻率也應(yīng)為原頻率的兩倍。故由圖4可驗(yàn)證DDS系統(tǒng)頻率可變的功能。

在對(duì)代碼的驗(yàn)證完成之后，再利用Quartus II對(duì)整個(gè)程序的頂層模塊進(jìn)行綜合，其RTL視圖如圖5所示。

表1是對(duì)DDS系統(tǒng)的I/O端的信號(hào)說(shuō)明。其中，random_n模塊產(chǎn)生隨機(jī)序列，并將此序列與相位累加值相加，用以消除相位截?cái)嗾`差的周期性，從而提高系統(tǒng)性能；rom_sine為波形存儲(chǔ)器。此模塊是對(duì)Quartus II的IP核功能的一個(gè)運(yùn)用，具體來(lái)說(shuō)是先利用MATLAB將一個(gè)周期的正弦波分成1024位，然后將產(chǎn)生的1024個(gè)幅度值以矩陣形式存儲(chǔ)起來(lái)，并生成mif文件。再通過(guò)Quartus II調(diào)用這個(gè)mif文件生成相應(yīng)的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統(tǒng)的性能

由上述可知，本設(shè)計(jì)所選參數(shù)為：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。則系統(tǒng)的頻率分辨率為Hz。

而對(duì)于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時(shí)鐘頻率100 MHz的1/2，而在實(shí)際工作中由于硬件特性等原因，所以實(shí)際的輸出頻率一般為時(shí)鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統(tǒng)的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統(tǒng)的輸出信號(hào)頻譜圖，再通過(guò)一系列的公式運(yùn)算可得最大無(wú)雜散動(dòng)態(tài)范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數(shù)據(jù)可看出，所設(shè)計(jì)的DDS系統(tǒng)是基本滿(mǎn)足要求。

3 結(jié)語(yǔ)

直接數(shù)字頻率合成技術(shù)（DDS）是近年來(lái)迅速發(fā)展的頻率合成技術(shù)，它具有極快的頻率轉(zhuǎn)換時(shí)間、很高的頻率分辨率和任意波形生成等其他傳統(tǒng)頻率合成技術(shù)無(wú)法比擬的特性，從而令其在電子領(lǐng)域具有十分廣闊的應(yīng)用前景。同時(shí)，我們也應(yīng)注意到DDS的全數(shù)字結(jié)構(gòu)決定了其輸出頻譜雜散較大，因此對(duì)DDS頻譜和雜散的研究是今后的一個(gè)重要課題。

參考文獻(xiàn)

[1] 趙飛，郭偉.基于FPGA的兩種DDS實(shí)現(xiàn)[J].電子技術(shù)，2010，2（13）：204-206.

[2] 戎強(qiáng).基于DDS/FPGA的多波形信號(hào)源的研究[D].哈爾濱工程大學(xué)，2008.

[3] 彭輝生.基于DDS的信號(hào)發(fā)生器的研究和實(shí)現(xiàn)[D].武漢理工大學(xué)，2007.

[4] 孫海燕.基于DDS技術(shù)的通信信號(hào)產(chǎn)生技術(shù)研究[D].電子科技大學(xué)，2006.

[5] 王軼，朱江.基于DDS+PLL技術(shù)的高頻時(shí)鐘發(fā)生器[J].現(xiàn)代電子技術(shù)，2004（14）.

[6] 金學(xué)哲..直接數(shù)字頻率合成器（DDS）及其FPGA實(shí)現(xiàn)[D].南開(kāi)大學(xué)，2002.

[7] 韓軍功，王家禮.DDS頻譜分析及一種新型的改善方法[J].現(xiàn)代電子技術(shù)，2001（7）：45-48.

[8] 羅偉雄，韓力，原東昌.通信原理與電路[M].北京：北京理工大學(xué)出版社，2001.

[9] 劉泉，陳永泰.通信電子線路[M].2版.武漢：武漢理工大學(xué)出版社，2005.endprint

2.5 波形仿真與綜合

本次設(shè)計(jì)中，將DDS系統(tǒng)的各參數(shù)設(shè)置如下：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。

本文中所設(shè)計(jì)DDS系統(tǒng)可合成頻率和相位可變的正弦波，即正弦波的頻率和初始相位是可隨工程需要而變化的。文中使用verilog語(yǔ)言對(duì)DDS的上述功能進(jìn)行了程序編寫(xiě)，然后在Quartus II中進(jìn)行編譯，然后建立波形文件并得到仿真波形如下圖所示。

圖3（a）、圖3（b）和圖3（c）中，data代表頻率控制字，phase代表初始相位值。三幅圖分別表示初始相位phase為0、π/2、π，頻率控制字同為50000時(shí)的仿真波形，圖中的sine即表示各種參數(shù)下的輸出正弦波形。整個(gè)圖2是驗(yàn)證DDS系統(tǒng)初始相位可調(diào)的功能。

圖4中，data代表頻率控制字，phase代表初始相位值。此圖是在data=100000，phase=0時(shí)仿真出的波形。將此圖與圖3（a）進(jìn)行比較可看出，輸出波形的頻率變?yōu)樵瓉?lái)的兩倍左右，這是由于頻率控制字由50000變成了100000所致。輸出頻率的公式為：f0=（Kfclk）/2N（其中，K為頻率合成控制字（也即為此處的phase），fclk為參考時(shí)鐘頻率，N為相位累加器的輸出位數(shù)）。由此公式可知，輸出頻率f0是和頻率控制字成正比的。因此，當(dāng)頻率控制字變?yōu)樵瓉?lái)的兩倍時(shí)，輸出頻率也應(yīng)為原頻率的兩倍。故由圖4可驗(yàn)證DDS系統(tǒng)頻率可變的功能。

在對(duì)代碼的驗(yàn)證完成之后，再利用Quartus II對(duì)整個(gè)程序的頂層模塊進(jìn)行綜合，其RTL視圖如圖5所示。

表1是對(duì)DDS系統(tǒng)的I/O端的信號(hào)說(shuō)明。其中，random_n模塊產(chǎn)生隨機(jī)序列，并將此序列與相位累加值相加，用以消除相位截?cái)嗾`差的周期性，從而提高系統(tǒng)性能；rom_sine為波形存儲(chǔ)器。此模塊是對(duì)Quartus II的IP核功能的一個(gè)運(yùn)用，具體來(lái)說(shuō)是先利用MATLAB將一個(gè)周期的正弦波分成1024位，然后將產(chǎn)生的1024個(gè)幅度值以矩陣形式存儲(chǔ)起來(lái)，并生成mif文件。再通過(guò)Quartus II調(diào)用這個(gè)mif文件生成相應(yīng)的.v文件，生成的.v文件的輸入即是地址，輸出即是幅度值。

2.6 系統(tǒng)的性能

由上述可知，本設(shè)計(jì)所選參數(shù)為：相位累加器的位數(shù)N=26，對(duì)波形存儲(chǔ)器進(jìn)行尋址的地址位位數(shù)A=16，波形存儲(chǔ)器輸出數(shù)據(jù)位D=10，參考時(shí)鐘 MHz。則系統(tǒng)的頻率分辨率為Hz。

而對(duì)于頻率合成范圍，其下限為1.5 Hz.而由奈奎斯特定理可知，其上限為時(shí)鐘頻率100 MHz的1/2，而在實(shí)際工作中由于硬件特性等原因，所以實(shí)際的輸出頻率一般為時(shí)鐘頻率的1/4左右，即上限頻率約為25 MHz左右。所以此DDS系統(tǒng)的頻率合成范圍大致為1.5 Hz到25 MHz。

做出此系統(tǒng)的輸出信號(hào)頻譜圖，再通過(guò)一系列的公式運(yùn)算可得最大無(wú)雜散動(dòng)態(tài)范圍SFDR約為84.6140 dB，信噪比SNR約為61.8985 dB。由這些數(shù)據(jù)可看出，所設(shè)計(jì)的DDS系統(tǒng)是基本滿(mǎn)足要求。

3 結(jié)語(yǔ)

直接數(shù)字頻率合成技術(shù)（DDS）是近年來(lái)迅速發(fā)展的頻率合成技術(shù)，它具有極快的頻率轉(zhuǎn)換時(shí)間、很高的頻率分辨率和任意波形生成等其他傳統(tǒng)頻率合成技術(shù)無(wú)法比擬的特性，從而令其在電子領(lǐng)域具有十分廣闊的應(yīng)用前景。同時(shí)，我們也應(yīng)注意到DDS的全數(shù)字結(jié)構(gòu)決定了其輸出頻譜雜散較大，因此對(duì)DDS頻譜和雜散的研究是今后的一個(gè)重要課題。

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