一種多通道CCD圖像數(shù)據(jù)傳輸系統(tǒng)的設(shè)計

李洪法

摘 要：本文針對CCD成像系統(tǒng)圖像數(shù)據(jù)通道多、傳輸數(shù)據(jù)率大的問題，設(shè)計了一套使用XC2V3000和DS90CR217/DS90CR218A實現(xiàn)多通道CCD圖像數(shù)據(jù)傳輸?shù)南到y(tǒng)。該系統(tǒng)可實現(xiàn)輸入時鐘最高為85 MHz，數(shù)據(jù)吞吐率最大為1.785 Gbps的CCD圖像數(shù)據(jù)傳輸。同時在本系統(tǒng)中總結(jié)了印制線路板設(shè)計中的一些經(jīng)驗。調(diào)試完成后，該系統(tǒng)已在某線陣CCD的圖像傳輸中獲得了很好的應用。

關(guān)鍵詞：多通道CCD 數(shù)據(jù)傳輸系統(tǒng) FPGA Channel Link

中圖分類號：TN915 文獻標識碼：A 文章編號：1672-3791（2014）01（a）-0009-02

由于半導體工藝的進步，CCD圖像傳感器制作工藝的也不斷提高，從而使得基于CCD傳感器的相機在分辨率和掃描能力上也不斷提高。CCD相機在許多領(lǐng)域得到了廣泛應用，如空間遙感、非接觸工業(yè)控制等領(lǐng)域。因此，對CCD相機所獲取的目標信息數(shù)據(jù)進行實時的采集、存儲和處理，對目標的檢測和識別顯得非常重要。利用CCD圖像數(shù)據(jù)采集的特點是數(shù)據(jù)傳輸速率高，傳輸通道多。傳輸通道的增多，引起傳輸導線數(shù)量增加，系統(tǒng)功耗、噪聲也隨之增大。本文通過應用Channel Link技術(shù)，提出了一種適用于高速多通道的CCD圖像數(shù)據(jù)傳輸系統(tǒng)。通過測試，該系統(tǒng)運行正常，滿足了對CCD圖像數(shù)據(jù)穩(wěn)定、高速傳輸?shù)囊蟆?/p>

1 組成

本文針對的項目背景是某線陣CCD成像系統(tǒng)。該CCD的像元總數(shù)為6144，分8個抽頭輸出，每抽頭輸出768個像元。CCD輸出的視頻信號采用10位的模-數(shù)轉(zhuǎn)換器進行量化。CCD的像元讀出速度是13.75 MHz。本系統(tǒng)中將8個通道數(shù)據(jù)整合為1路數(shù)據(jù)進行輸出，則整合后的傳輸速率將達到13.75×8×10=1100 Mbps，數(shù)據(jù)的吞吐量非?？捎^。

為了能無失真地傳輸數(shù)據(jù)，本文設(shè)計了一種圖像傳輸系統(tǒng)，其結(jié)構(gòu)框圖如圖1所示，包括CCD圖像數(shù)據(jù)預整合模塊、CCD圖像數(shù)據(jù)傳輸模塊和CCD圖像數(shù)據(jù)接收模塊。其中，CCD圖像數(shù)據(jù)整合模塊首先將8抽頭的CCD圖像數(shù)據(jù)進行預整合，整合后的圖像數(shù)據(jù)變?yōu)?個通道共20位寬的圖像數(shù)據(jù)。整合方式是把前4個通道和后4個通道的數(shù)據(jù)分別整合為1個通道的圖像數(shù)據(jù)。CCD圖像數(shù)據(jù)傳輸模塊將整合后的24位寬（包括20位圖像數(shù)據(jù)、1位數(shù)傳門控和1位數(shù)傳時鐘）信號經(jīng)接口轉(zhuǎn)換變?yōu)?對LVDS信號后輸出。CCD圖像數(shù)據(jù)接收模塊使用與發(fā)送芯片對應的接收芯片接收數(shù)據(jù)，進行相應的后端處理。

2 設(shè)計實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)的傳輸和接收模塊是系統(tǒng)設(shè)計的重點。按照信號流的順序介紹本系統(tǒng)的具體實現(xiàn)。

2.1 CCD圖像數(shù)據(jù)整合模塊的實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)整合模塊采用XC2V3000進行CCD圖像數(shù)據(jù)的預整合，其工作流圖如圖2所示。圖像數(shù)據(jù)整合模塊采用的輸入像元時鐘為13.75 MHz，行同步為15 kHz，圖像數(shù)據(jù)為8通道，共80位寬。整合后，模塊輸出2通道共20位寬的圖數(shù)據(jù)，同時整合時鐘由13.75 M提高為55 MHz，但行同步信號的周期不變。

2.2 Channel Link技術(shù)

LVDS是低功耗低擺幅的差分信號技術(shù)，其信號幅度約350 mV，通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。理論上可以1.923 Gbps的極限速率在媒介上進行傳輸。同時差分傳輸方式比單線傳輸方式對共模輸入噪聲有更強的抵抗能力。LVDS技術(shù)的這些優(yōu)點為數(shù)據(jù)在傳輸通道中高速穩(wěn)定傳送提供了保證。

Channel Link技術(shù)是一種LVDS串行/解串技術(shù)，它基于LVDS技術(shù)，解決數(shù)字信號傳輸多通道、高速傳輸問題的最新解決方案。利用美國國家半導體公司的DS90CR217和DS90CR218A芯片，用于圖像數(shù)據(jù)的發(fā)送和接收。這兩款器件配合使用實現(xiàn)Channel Link技術(shù)，其工作原理如圖3所示。

DS90CR217可以將21路的CMOS/TTL數(shù)據(jù)流轉(zhuǎn)換為3路的LVDS數(shù)據(jù)流。同時伴隨數(shù)據(jù)傳輸?shù)倪€有一個鎖相時鐘。在每個時鐘內(nèi)，這21路數(shù)據(jù)都將被采樣和傳輸。DS90CR217支持20～85 MHz的像元時鐘，每個LVDS通道上的帶寬可達595 MHz，總的數(shù)據(jù)吞吐率可達1.785 Gbps。

與DS90CR217相對應的是，在數(shù)據(jù)的接收端DS90CR218A可以將輸入的3路LVDS信號解串到21路CMOS/TTL輸出信號。它也支持20～85 MHz的像元時鐘。

2.3 圖像數(shù)據(jù)傳輸和接收模塊的設(shè)計

本系統(tǒng)中，經(jīng)過CCD圖像預整合模塊后需要傳輸?shù)男盘柊?0路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號，傳輸時鐘為55 MHz。通過上面的討論，DS90CR217與DS90CR218A構(gòu)成的圖像數(shù)據(jù)發(fā)送和接收電路，可以滿足本系統(tǒng)的數(shù)據(jù)傳輸要求。

這里將20路圖像數(shù)據(jù)信號和1路伴隨行同步信號合并在一起作為DS90CR217的21路CMOS/TTL信號輸入，將1路像元時鐘信號作為該器件的傳輸時鐘?？傆嬘?2路信號輸入給發(fā)送芯片，并有4對LVDS信號輸出。

在圖像數(shù)據(jù)的接收端，DS90CR218A將輸入的4對LVDS信號進行解譯，還原出20路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號。接收到的信號輸出給后端的圖像處理電路。至此，本系統(tǒng)完成了CCD圖像數(shù)據(jù)的發(fā)送和接收。

2.4 數(shù)據(jù)收發(fā)器的PCB設(shè)計要點

進行PCB布局時，DS90CR217（TX）應盡可能地靠近連接器。盡量減少LVDS在PCB板上的總體走線長度，并盡量減少各路信號上的偏斜。如果數(shù)據(jù)TX和連接器之間的距離超過5 cm或更多，則在PCB設(shè)計布差分線時應該遵守差分線對等長原則。TX和FPGA之間的信號速度跟收發(fā)器與連接器之間的LVDS信號速度相比，前者速度比較低，因此，布局時優(yōu)先考慮TX和連接器之間的距離。TX和FPGA之間的距離可以比較遠，它們之間的走線應該遵從等長布線的原則，以避免過度的偏斜。這種偏斜會在TX的輸入端導致建立時鐘和保持時鐘的沖突。但是，如果FPGA和TX之間的距離太遠已經(jīng)變成傳輸線，則應考慮在時鐘信號端接電阻。上面的布局布線原則對于接收器RX也同樣適用。

在布線時，在空間或預算允許的情況下，盡量在不同的信號層對TX/RX和FPGA之間的TTL/CMOS單端信號進行布線。如果在同一信號層布線，那么，不同信號間應保證有3倍線寬的原則。在對差分對進行布線時，不同差分信號對之間要有地平面作阻隔。為了給接口芯片提供良好的供電，本系統(tǒng)中為其設(shè)計了單獨的供電電源和單獨的地平面。同時，將PCB板設(shè)計為8層，提高了電源和地平面的可靠度。

3 結(jié)論

調(diào)試后，本系統(tǒng)已成功地應用于某8通道輸出線陣CCD成像系統(tǒng)的圖像數(shù)據(jù)采集。利用地檢軟件對傳輸?shù)臄?shù)據(jù)進行分析，發(fā)現(xiàn)所傳數(shù)據(jù)正確，不存在丟數(shù)、錯數(shù)現(xiàn)象。系統(tǒng)工作穩(wěn)定可靠，能滿足與本系統(tǒng)相似的8通道速度不超過20 M的CCD圖像數(shù)據(jù)的實時傳輸，有著廣泛的應用前景。

參考文獻

[1] 吳越，嚴濟鴻，何子述.基于FPGA的多通道高速數(shù)據(jù)采集系統(tǒng)[J].雷達科學與技術(shù)，2012，6：671-676.

[2] 邢磊，鄭萍.多通道高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)[J].儀表技術(shù)與傳感器，2012，11：116-118.

[3] 湯琦，蔣軍敏.XilinxFPGA高級設(shè)計及應用[M].北京：電子工業(yè)出版社，2012.

[4] Channel-Link PCB and Intercomnnecto Design-In Guidelines[S].National Semiconductor，1998.

[5] DS90CR217 +3.3V Rising Edge Data Strobe LVDS 21-Bit Channel Link - 85 Mhz.TEXAS INSTRUMENTS，2013.

[6] DS90CR218A +3.3V Rising Edge Data Strobe LVDS 21-Bit Channel Link - 12 MHz to 85 Mhz. TEXAS INSTRUMENTS，2013.

摘 要：本文針對CCD成像系統(tǒng)圖像數(shù)據(jù)通道多、傳輸數(shù)據(jù)率大的問題，設(shè)計了一套使用XC2V3000和DS90CR217/DS90CR218A實現(xiàn)多通道CCD圖像數(shù)據(jù)傳輸?shù)南到y(tǒng)。該系統(tǒng)可實現(xiàn)輸入時鐘最高為85 MHz，數(shù)據(jù)吞吐率最大為1.785 Gbps的CCD圖像數(shù)據(jù)傳輸。同時在本系統(tǒng)中總結(jié)了印制線路板設(shè)計中的一些經(jīng)驗。調(diào)試完成后，該系統(tǒng)已在某線陣CCD的圖像傳輸中獲得了很好的應用。

關(guān)鍵詞：多通道CCD 數(shù)據(jù)傳輸系統(tǒng) FPGA Channel Link

中圖分類號：TN915 文獻標識碼：A 文章編號：1672-3791（2014）01（a）-0009-02

由于半導體工藝的進步，CCD圖像傳感器制作工藝的也不斷提高，從而使得基于CCD傳感器的相機在分辨率和掃描能力上也不斷提高。CCD相機在許多領(lǐng)域得到了廣泛應用，如空間遙感、非接觸工業(yè)控制等領(lǐng)域。因此，對CCD相機所獲取的目標信息數(shù)據(jù)進行實時的采集、存儲和處理，對目標的檢測和識別顯得非常重要。利用CCD圖像數(shù)據(jù)采集的特點是數(shù)據(jù)傳輸速率高，傳輸通道多。傳輸通道的增多，引起傳輸導線數(shù)量增加，系統(tǒng)功耗、噪聲也隨之增大。本文通過應用Channel Link技術(shù)，提出了一種適用于高速多通道的CCD圖像數(shù)據(jù)傳輸系統(tǒng)。通過測試，該系統(tǒng)運行正常，滿足了對CCD圖像數(shù)據(jù)穩(wěn)定、高速傳輸?shù)囊蟆?/p>

1 組成

本文針對的項目背景是某線陣CCD成像系統(tǒng)。該CCD的像元總數(shù)為6144，分8個抽頭輸出，每抽頭輸出768個像元。CCD輸出的視頻信號采用10位的模-數(shù)轉(zhuǎn)換器進行量化。CCD的像元讀出速度是13.75 MHz。本系統(tǒng)中將8個通道數(shù)據(jù)整合為1路數(shù)據(jù)進行輸出，則整合后的傳輸速率將達到13.75×8×10=1100 Mbps，數(shù)據(jù)的吞吐量非常可觀。

為了能無失真地傳輸數(shù)據(jù)，本文設(shè)計了一種圖像傳輸系統(tǒng)，其結(jié)構(gòu)框圖如圖1所示，包括CCD圖像數(shù)據(jù)預整合模塊、CCD圖像數(shù)據(jù)傳輸模塊和CCD圖像數(shù)據(jù)接收模塊。其中，CCD圖像數(shù)據(jù)整合模塊首先將8抽頭的CCD圖像數(shù)據(jù)進行預整合，整合后的圖像數(shù)據(jù)變?yōu)?個通道共20位寬的圖像數(shù)據(jù)。整合方式是把前4個通道和后4個通道的數(shù)據(jù)分別整合為1個通道的圖像數(shù)據(jù)。CCD圖像數(shù)據(jù)傳輸模塊將整合后的24位寬（包括20位圖像數(shù)據(jù)、1位數(shù)傳門控和1位數(shù)傳時鐘）信號經(jīng)接口轉(zhuǎn)換變?yōu)?對LVDS信號后輸出。CCD圖像數(shù)據(jù)接收模塊使用與發(fā)送芯片對應的接收芯片接收數(shù)據(jù)，進行相應的后端處理。

2 設(shè)計實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)的傳輸和接收模塊是系統(tǒng)設(shè)計的重點。按照信號流的順序介紹本系統(tǒng)的具體實現(xiàn)。

2.1 CCD圖像數(shù)據(jù)整合模塊的實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)整合模塊采用XC2V3000進行CCD圖像數(shù)據(jù)的預整合，其工作流圖如圖2所示。圖像數(shù)據(jù)整合模塊采用的輸入像元時鐘為13.75 MHz，行同步為15 kHz，圖像數(shù)據(jù)為8通道，共80位寬。整合后，模塊輸出2通道共20位寬的圖數(shù)據(jù)，同時整合時鐘由13.75 M提高為55 MHz，但行同步信號的周期不變。

2.2 Channel Link技術(shù)

LVDS是低功耗低擺幅的差分信號技術(shù)，其信號幅度約350 mV，通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。理論上可以1.923 Gbps的極限速率在媒介上進行傳輸。同時差分傳輸方式比單線傳輸方式對共模輸入噪聲有更強的抵抗能力。LVDS技術(shù)的這些優(yōu)點為數(shù)據(jù)在傳輸通道中高速穩(wěn)定傳送提供了保證。

Channel Link技術(shù)是一種LVDS串行/解串技術(shù)，它基于LVDS技術(shù)，解決數(shù)字信號傳輸多通道、高速傳輸問題的最新解決方案。利用美國國家半導體公司的DS90CR217和DS90CR218A芯片，用于圖像數(shù)據(jù)的發(fā)送和接收。這兩款器件配合使用實現(xiàn)Channel Link技術(shù)，其工作原理如圖3所示。

DS90CR217可以將21路的CMOS/TTL數(shù)據(jù)流轉(zhuǎn)換為3路的LVDS數(shù)據(jù)流。同時伴隨數(shù)據(jù)傳輸?shù)倪€有一個鎖相時鐘。在每個時鐘內(nèi)，這21路數(shù)據(jù)都將被采樣和傳輸。DS90CR217支持20～85 MHz的像元時鐘，每個LVDS通道上的帶寬可達595 MHz，總的數(shù)據(jù)吞吐率可達1.785 Gbps。

與DS90CR217相對應的是，在數(shù)據(jù)的接收端DS90CR218A可以將輸入的3路LVDS信號解串到21路CMOS/TTL輸出信號。它也支持20～85 MHz的像元時鐘。

2.3 圖像數(shù)據(jù)傳輸和接收模塊的設(shè)計

本系統(tǒng)中，經(jīng)過CCD圖像預整合模塊后需要傳輸?shù)男盘柊?0路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號，傳輸時鐘為55 MHz。通過上面的討論，DS90CR217與DS90CR218A構(gòu)成的圖像數(shù)據(jù)發(fā)送和接收電路，可以滿足本系統(tǒng)的數(shù)據(jù)傳輸要求。

這里將20路圖像數(shù)據(jù)信號和1路伴隨行同步信號合并在一起作為DS90CR217的21路CMOS/TTL信號輸入，將1路像元時鐘信號作為該器件的傳輸時鐘?？傆嬘?2路信號輸入給發(fā)送芯片，并有4對LVDS信號輸出。

在圖像數(shù)據(jù)的接收端，DS90CR218A將輸入的4對LVDS信號進行解譯，還原出20路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號。接收到的信號輸出給后端的圖像處理電路。至此，本系統(tǒng)完成了CCD圖像數(shù)據(jù)的發(fā)送和接收。

2.4 數(shù)據(jù)收發(fā)器的PCB設(shè)計要點

進行PCB布局時，DS90CR217（TX）應盡可能地靠近連接器。盡量減少LVDS在PCB板上的總體走線長度，并盡量減少各路信號上的偏斜。如果數(shù)據(jù)TX和連接器之間的距離超過5 cm或更多，則在PCB設(shè)計布差分線時應該遵守差分線對等長原則。TX和FPGA之間的信號速度跟收發(fā)器與連接器之間的LVDS信號速度相比，前者速度比較低，因此，布局時優(yōu)先考慮TX和連接器之間的距離。TX和FPGA之間的距離可以比較遠，它們之間的走線應該遵從等長布線的原則，以避免過度的偏斜。這種偏斜會在TX的輸入端導致建立時鐘和保持時鐘的沖突。但是，如果FPGA和TX之間的距離太遠已經(jīng)變成傳輸線，則應考慮在時鐘信號端接電阻。上面的布局布線原則對于接收器RX也同樣適用。

在布線時，在空間或預算允許的情況下，盡量在不同的信號層對TX/RX和FPGA之間的TTL/CMOS單端信號進行布線。如果在同一信號層布線，那么，不同信號間應保證有3倍線寬的原則。在對差分對進行布線時，不同差分信號對之間要有地平面作阻隔。為了給接口芯片提供良好的供電，本系統(tǒng)中為其設(shè)計了單獨的供電電源和單獨的地平面。同時，將PCB板設(shè)計為8層，提高了電源和地平面的可靠度。

3 結(jié)論

調(diào)試后，本系統(tǒng)已成功地應用于某8通道輸出線陣CCD成像系統(tǒng)的圖像數(shù)據(jù)采集。利用地檢軟件對傳輸?shù)臄?shù)據(jù)進行分析，發(fā)現(xiàn)所傳數(shù)據(jù)正確，不存在丟數(shù)、錯數(shù)現(xiàn)象。系統(tǒng)工作穩(wěn)定可靠，能滿足與本系統(tǒng)相似的8通道速度不超過20 M的CCD圖像數(shù)據(jù)的實時傳輸，有著廣泛的應用前景。

參考文獻

[1] 吳越，嚴濟鴻，何子述.基于FPGA的多通道高速數(shù)據(jù)采集系統(tǒng)[J].雷達科學與技術(shù)，2012，6：671-676.

[2] 邢磊，鄭萍.多通道高速數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)[J].儀表技術(shù)與傳感器，2012，11：116-118.

[3] 湯琦，蔣軍敏.XilinxFPGA高級設(shè)計及應用[M].北京：電子工業(yè)出版社，2012.

[4] Channel-Link PCB and Intercomnnecto Design-In Guidelines[S].National Semiconductor，1998.

[5] DS90CR217 +3.3V Rising Edge Data Strobe LVDS 21-Bit Channel Link - 85 Mhz.TEXAS INSTRUMENTS，2013.

[6] DS90CR218A +3.3V Rising Edge Data Strobe LVDS 21-Bit Channel Link - 12 MHz to 85 Mhz. TEXAS INSTRUMENTS，2013.

摘 要：本文針對CCD成像系統(tǒng)圖像數(shù)據(jù)通道多、傳輸數(shù)據(jù)率大的問題，設(shè)計了一套使用XC2V3000和DS90CR217/DS90CR218A實現(xiàn)多通道CCD圖像數(shù)據(jù)傳輸?shù)南到y(tǒng)。該系統(tǒng)可實現(xiàn)輸入時鐘最高為85 MHz，數(shù)據(jù)吞吐率最大為1.785 Gbps的CCD圖像數(shù)據(jù)傳輸。同時在本系統(tǒng)中總結(jié)了印制線路板設(shè)計中的一些經(jīng)驗。調(diào)試完成后，該系統(tǒng)已在某線陣CCD的圖像傳輸中獲得了很好的應用。

關(guān)鍵詞：多通道CCD 數(shù)據(jù)傳輸系統(tǒng) FPGA Channel Link

中圖分類號：TN915 文獻標識碼：A 文章編號：1672-3791（2014）01（a）-0009-02

由于半導體工藝的進步，CCD圖像傳感器制作工藝的也不斷提高，從而使得基于CCD傳感器的相機在分辨率和掃描能力上也不斷提高。CCD相機在許多領(lǐng)域得到了廣泛應用，如空間遙感、非接觸工業(yè)控制等領(lǐng)域。因此，對CCD相機所獲取的目標信息數(shù)據(jù)進行實時的采集、存儲和處理，對目標的檢測和識別顯得非常重要。利用CCD圖像數(shù)據(jù)采集的特點是數(shù)據(jù)傳輸速率高，傳輸通道多。傳輸通道的增多，引起傳輸導線數(shù)量增加，系統(tǒng)功耗、噪聲也隨之增大。本文通過應用Channel Link技術(shù)，提出了一種適用于高速多通道的CCD圖像數(shù)據(jù)傳輸系統(tǒng)。通過測試，該系統(tǒng)運行正常，滿足了對CCD圖像數(shù)據(jù)穩(wěn)定、高速傳輸?shù)囊蟆?/p>

1 組成

本文針對的項目背景是某線陣CCD成像系統(tǒng)。該CCD的像元總數(shù)為6144，分8個抽頭輸出，每抽頭輸出768個像元。CCD輸出的視頻信號采用10位的模-數(shù)轉(zhuǎn)換器進行量化。CCD的像元讀出速度是13.75 MHz。本系統(tǒng)中將8個通道數(shù)據(jù)整合為1路數(shù)據(jù)進行輸出，則整合后的傳輸速率將達到13.75×8×10=1100 Mbps，數(shù)據(jù)的吞吐量非?？捎^。

為了能無失真地傳輸數(shù)據(jù)，本文設(shè)計了一種圖像傳輸系統(tǒng)，其結(jié)構(gòu)框圖如圖1所示，包括CCD圖像數(shù)據(jù)預整合模塊、CCD圖像數(shù)據(jù)傳輸模塊和CCD圖像數(shù)據(jù)接收模塊。其中，CCD圖像數(shù)據(jù)整合模塊首先將8抽頭的CCD圖像數(shù)據(jù)進行預整合，整合后的圖像數(shù)據(jù)變?yōu)?個通道共20位寬的圖像數(shù)據(jù)。整合方式是把前4個通道和后4個通道的數(shù)據(jù)分別整合為1個通道的圖像數(shù)據(jù)。CCD圖像數(shù)據(jù)傳輸模塊將整合后的24位寬（包括20位圖像數(shù)據(jù)、1位數(shù)傳門控和1位數(shù)傳時鐘）信號經(jīng)接口轉(zhuǎn)換變?yōu)?對LVDS信號后輸出。CCD圖像數(shù)據(jù)接收模塊使用與發(fā)送芯片對應的接收芯片接收數(shù)據(jù)，進行相應的后端處理。

2 設(shè)計實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)的傳輸和接收模塊是系統(tǒng)設(shè)計的重點。按照信號流的順序介紹本系統(tǒng)的具體實現(xiàn)。

2.1 CCD圖像數(shù)據(jù)整合模塊的實現(xiàn)

在本系統(tǒng)中，CCD圖像數(shù)據(jù)整合模塊采用XC2V3000進行CCD圖像數(shù)據(jù)的預整合，其工作流圖如圖2所示。圖像數(shù)據(jù)整合模塊采用的輸入像元時鐘為13.75 MHz，行同步為15 kHz，圖像數(shù)據(jù)為8通道，共80位寬。整合后，模塊輸出2通道共20位寬的圖數(shù)據(jù)，同時整合時鐘由13.75 M提高為55 MHz，但行同步信號的周期不變。

2.2 Channel Link技術(shù)

LVDS是低功耗低擺幅的差分信號技術(shù)，其信號幅度約350 mV，通過一對差分PCB走線或平衡電纜傳輸數(shù)據(jù)。理論上可以1.923 Gbps的極限速率在媒介上進行傳輸。同時差分傳輸方式比單線傳輸方式對共模輸入噪聲有更強的抵抗能力。LVDS技術(shù)的這些優(yōu)點為數(shù)據(jù)在傳輸通道中高速穩(wěn)定傳送提供了保證。

Channel Link技術(shù)是一種LVDS串行/解串技術(shù)，它基于LVDS技術(shù)，解決數(shù)字信號傳輸多通道、高速傳輸問題的最新解決方案。利用美國國家半導體公司的DS90CR217和DS90CR218A芯片，用于圖像數(shù)據(jù)的發(fā)送和接收。這兩款器件配合使用實現(xiàn)Channel Link技術(shù)，其工作原理如圖3所示。

DS90CR217可以將21路的CMOS/TTL數(shù)據(jù)流轉(zhuǎn)換為3路的LVDS數(shù)據(jù)流。同時伴隨數(shù)據(jù)傳輸?shù)倪€有一個鎖相時鐘。在每個時鐘內(nèi)，這21路數(shù)據(jù)都將被采樣和傳輸。DS90CR217支持20～85 MHz的像元時鐘，每個LVDS通道上的帶寬可達595 MHz，總的數(shù)據(jù)吞吐率可達1.785 Gbps。

與DS90CR217相對應的是，在數(shù)據(jù)的接收端DS90CR218A可以將輸入的3路LVDS信號解串到21路CMOS/TTL輸出信號。它也支持20～85 MHz的像元時鐘。

2.3 圖像數(shù)據(jù)傳輸和接收模塊的設(shè)計

本系統(tǒng)中，經(jīng)過CCD圖像預整合模塊后需要傳輸?shù)男盘柊?0路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號，傳輸時鐘為55 MHz。通過上面的討論，DS90CR217與DS90CR218A構(gòu)成的圖像數(shù)據(jù)發(fā)送和接收電路，可以滿足本系統(tǒng)的數(shù)據(jù)傳輸要求。

這里將20路圖像數(shù)據(jù)信號和1路伴隨行同步信號合并在一起作為DS90CR217的21路CMOS/TTL信號輸入，將1路像元時鐘信號作為該器件的傳輸時鐘?？傆嬘?2路信號輸入給發(fā)送芯片，并有4對LVDS信號輸出。

在圖像數(shù)據(jù)的接收端，DS90CR218A將輸入的4對LVDS信號進行解譯，還原出20路的圖像數(shù)據(jù)，1路行同步信號和1路像元時鐘信號。接收到的信號輸出給后端的圖像處理電路。至此，本系統(tǒng)完成了CCD圖像數(shù)據(jù)的發(fā)送和接收。

2.4 數(shù)據(jù)收發(fā)器的PCB設(shè)計要點

進行PCB布局時，DS90CR217（TX）應盡可能地靠近連接器。盡量減少LVDS在PCB板上的總體走線長度，并盡量減少各路信號上的偏斜。如果數(shù)據(jù)TX和連接器之間的距離超過5 cm或更多，則在PCB設(shè)計布差分線時應該遵守差分線對等長原則。TX和FPGA之間的信號速度跟收發(fā)器與連接器之間的LVDS信號速度相比，前者速度比較低，因此，布局時優(yōu)先考慮TX和連接器之間的距離。TX和FPGA之間的距離可以比較遠，它們之間的走線應該遵從等長布線的原則，以避免過度的偏斜。這種偏斜會在TX的輸入端導致建立時鐘和保持時鐘的沖突。但是，如果FPGA和TX之間的距離太遠已經(jīng)變成傳輸線，則應考慮在時鐘信號端接電阻。上面的布局布線原則對于接收器RX也同樣適用。

在布線時，在空間或預算允許的情況下，盡量在不同的信號層對TX/RX和FPGA之間的TTL/CMOS單端信號進行布線。如果在同一信號層布線，那么，不同信號間應保證有3倍線寬的原則。在對差分對進行布線時，不同差分信號對之間要有地平面作阻隔。為了給接口芯片提供良好的供電，本系統(tǒng)中為其設(shè)計了單獨的供電電源和單獨的地平面。同時，將PCB板設(shè)計為8層，提高了電源和地平面的可靠度。

3 結(jié)論

調(diào)試后，本系統(tǒng)已成功地應用于某8通道輸出線陣CCD成像系統(tǒng)的圖像數(shù)據(jù)采集。利用地檢軟件對傳輸?shù)臄?shù)據(jù)進行分析，發(fā)現(xiàn)所傳數(shù)據(jù)正確，不存在丟數(shù)、錯數(shù)現(xiàn)象。系統(tǒng)工作穩(wěn)定可靠，能滿足與本系統(tǒng)相似的8通道速度不超過20 M的CCD圖像數(shù)據(jù)的實時傳輸，有著廣泛的應用前景。

參考文獻

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