基于FPGA的監(jiān)測(cè)接收機(jī)中DDC的設(shè)計(jì)與實(shí)現(xiàn)

曾 建，馮曉東

（重慶郵電大學(xué) 電信業(yè)務(wù)支撐系統(tǒng)研究所，重慶 400065）

隨著通信技術(shù)的發(fā)展，無線電監(jiān)測(cè)在軍事和民用上都顯示了其重要作用。數(shù)字下變頻DDC（Digital Down Conversion）是無線電數(shù)字監(jiān)測(cè)接收技術(shù)中的一種關(guān)鍵性技術(shù)，傳統(tǒng)DDC大部分采用專用芯片來實(shí)現(xiàn)，而專用DDC芯片存在兼容性差、靈活性低等缺點(diǎn)[1]。由于軟件無線電 SDR（Software Defined Radio）技術(shù)的快速發(fā)展，通過引進(jìn)軟件無線電技術(shù)來設(shè)計(jì)開發(fā)覆蓋多頻段、兼容多個(gè)通信體制的無線電數(shù)字監(jiān)測(cè)接收機(jī)是未來無線電監(jiān)測(cè)的主流[2]。本文根據(jù)某微波數(shù)字監(jiān)測(cè)接收機(jī)功能需求，設(shè)計(jì)一個(gè)數(shù)字中頻帶寬可靈活設(shè)置的DDC方案。

1 數(shù)字下變頻的設(shè)計(jì)方案

數(shù)字下變頻器主要包括數(shù)控振蕩器NCO（Numerically Controlled Oscillator）、數(shù)字混頻器和數(shù)字濾波器3部分[3]。根據(jù)某微波數(shù)字監(jiān)測(cè)接收機(jī)的功能需求，基于Spartan-6系列XC6SLX150T型號(hào)的FPGA芯片，設(shè)計(jì)一個(gè)模擬中頻輸入為75 MHz、采樣頻率為60 MHz、數(shù)字中頻帶寬最大為20 MHz的可靈活設(shè)置的數(shù)字下變頻器。文中DDC數(shù)字濾波器組由3類數(shù)字濾波器以級(jí)聯(lián)的方式組合起來，分別是積分級(jí)聯(lián)梳狀CIC（Cascaded Integrator Comb）濾波器、半帶 HB（Half-Band）濾波器和 FIR濾波器[4]，DDC結(jié)構(gòu)如圖 1所示。

圖1 數(shù)字下變頻原理結(jié)構(gòu)示意圖

2 數(shù)字下變頻設(shè)計(jì)

2.1 數(shù)控振蕩器設(shè)計(jì)

數(shù)控振蕩器（NCO）是DDC中的復(fù)雜模塊，也是影響DDC性能的重要因素之一。NCO的目標(biāo)是產(chǎn)生一對(duì)頻率可變的數(shù)字正弦或余弦信號(hào)，如式（1）所示：

其中，fLO是 NCO的本地振蕩頻率，fs是 ADC的采樣頻率。

在FPGA中，NCO可以采用查表法、實(shí)時(shí)計(jì)算法和CORDIC法等多種方法實(shí)現(xiàn)。由于FPGA中的資源有限，本文采用資源利用率較高的查表法來實(shí)現(xiàn)NCO，其工作原理是根據(jù)NCO的相位計(jì)算出相應(yīng)的正弦值，然后以該相位值作為地址將對(duì)應(yīng)的正弦值存到ROM中，當(dāng)DDC中每輸入一個(gè)待下變頻的采樣數(shù)據(jù)，NCO就自動(dòng)增加一個(gè)×2π的相位增量，然后以相位累加值為地址，并將存放在該地址的正弦信號(hào)值送到數(shù)字混頻器中與采樣信號(hào)相乘，得到I/Q兩路相互正交的信號(hào)[5]。

根據(jù)采樣定理可知，ADC采樣時(shí)會(huì)將75 MHz的中頻信號(hào)左右搬移60 MHz的整數(shù)倍，即產(chǎn)生頻率為（75±60×N）MHz的鏡像信號(hào)，此時(shí)可以選擇其中任意一個(gè)鏡像信號(hào)來完成解調(diào)。文中選擇15 MHz的鏡像信號(hào)，即NCO產(chǎn)生一個(gè)頻率為15 MHz的正弦信號(hào)與頻率為15 MHz的鏡像信號(hào)在混頻器中混頻，得到的差頻信號(hào)就是基帶信號(hào)。

在實(shí)現(xiàn)NCO時(shí)，影響NCO性能的主要因素有NCO的相位截尾誤差和正弦信號(hào)的幅度量化誤差，產(chǎn)生這兩種誤差的原因是正弦信號(hào)的相位和幅度在FPGA中是由寬度有限的存儲(chǔ)單元來保存的，因此NCO中相位增量的有效數(shù)據(jù)位數(shù)有限，正弦信號(hào)的幅度在量化時(shí)也會(huì)產(chǎn)生一定的誤差。為了降低誤差對(duì)NCO性能的影響，本文設(shè)計(jì)的NCO相位增量的有效數(shù)據(jù)位數(shù)為32位，NCO輸出有效數(shù)據(jù)位數(shù)為20位的正弦和余弦信號(hào)，NCO的頻率分辨率為0.05 MHz，線性動(dòng)態(tài)范圍為120 dB。

2.2 積分級(jí)聯(lián)梳狀濾波器設(shè)計(jì)

隨著現(xiàn)在無線通信中數(shù)據(jù)的傳輸速率越來越高，CIC濾波器在該領(lǐng)域中的應(yīng)用顯得更加重要。CIC濾波器的結(jié)構(gòu)比較簡(jiǎn)單，占用的FPGA資源較少，工作速度快，因此它適合工作在高速采樣的情況中，而且CIC濾波器的靈活性好，所以CIC濾波器常作為DDC濾波器組中的第一級(jí)濾波器。

單級(jí)CIC抽取濾波器包括積分部分和梳狀部分[6]，積分部分是一個(gè)反饋系數(shù)為1的單極點(diǎn)IIR濾波器，其傳輸函數(shù)如式（2）所示：

梳狀部分是一個(gè)FIR濾波器，其傳輸函數(shù)如式（3）所示：

式中D為延遲因子，M為抽取因子。因此單級(jí)CIC濾波器的傳輸函數(shù)的幅頻響應(yīng)如式（4）所示。

由式（5）可知，單級(jí)CIC抽取濾波器的旁瓣電平較高，阻帶衰減較小。為了滿足接收機(jī)的大動(dòng)態(tài)范圍的性能要求，實(shí)際中常采用多個(gè)單級(jí)CIC濾波器級(jí)聯(lián)起來降低旁瓣電平，以獲得較高的阻帶衰減。根據(jù)單級(jí)CIC抽取濾波器的原理結(jié)構(gòu)可知，包含N級(jí)CIC濾波器級(jí)聯(lián)的系統(tǒng)的傳輸函數(shù)可以用式（6）來表示：

本文將5個(gè)單級(jí)CIC抽取濾波器級(jí)聯(lián)起來構(gòu)成5級(jí)CIC抽取濾波器，并將該5級(jí)CIC抽取濾波器抽取因子M設(shè)置為25。實(shí)際應(yīng)用中，當(dāng)數(shù)據(jù)速率較高時(shí)，微分延遲因子D一般設(shè)置為1或者2[6]，文中將D設(shè)置為1。則5級(jí)CIC抽取濾波器的系統(tǒng)傳輸函數(shù)如式（7）所示：

該CIC濾波器的幅頻特性如圖2所示。

圖2 5級(jí)CIC抽取濾波器幅頻特性

根據(jù)式 （7）可知，5級(jí)CIC抽取濾波器的阻帶衰減為66.8 dB。

當(dāng)DDC的數(shù)字中頻帶寬為6 kHz時(shí)，此時(shí)對(duì)I/Q信號(hào)做2次CIC抽取濾波處理，即數(shù)字混頻器輸出數(shù)據(jù)率為60 MS/s的I/Q信號(hào)進(jìn)行625倍抽取濾波，則CIC抽取濾波器組輸出信號(hào)的數(shù)據(jù)率為96 kS/s。當(dāng)DDC的數(shù)字中頻帶寬為20 MHz時(shí)，I/Q信號(hào)不進(jìn)行CIC抽取濾波處理，即數(shù)據(jù)率仍為60 MS/s。

2.3 半帶濾波器設(shè)計(jì)

半帶濾波器用于將離散系統(tǒng)的工作頻率分成兩個(gè)對(duì)等的部分，它的運(yùn)算復(fù)雜度低，適用于實(shí)現(xiàn)M=2N倍抽取，而且效率較高。由于接收機(jī)在處理通信信號(hào)時(shí)對(duì)線性相位的要求較高，所以本文采用線性相位特性相對(duì)較好的FIR半帶濾波器。

為了使半帶濾波器具有線性相位特性，其系數(shù)必須具有偶對(duì)稱性，即它的系數(shù)要滿足 h（n）=h（N-1-n），其中N為FIR半帶濾波器的階數(shù)，除中心點(diǎn)n=+1外，所有 h（n）的偶數(shù)次系數(shù)都必須為零[6]。正因如此，在實(shí)現(xiàn)FIR半帶濾波器時(shí)，它所占用的FPGA資源少，利于實(shí)時(shí)高效地實(shí)現(xiàn)數(shù)字信號(hào)處理。

當(dāng)DDC的數(shù)字中頻帶寬為6 kHz時(shí)，半帶濾波器輸入數(shù)據(jù)率為96 kS/s的I/Q信號(hào)。為了進(jìn)一步降低信號(hào)的數(shù)據(jù)率，文中將兩個(gè)抽取率2的半帶濾波器級(jí)聯(lián)起來，以實(shí)現(xiàn)對(duì)信號(hào)的4倍抽取，此時(shí)I/Q信號(hào)經(jīng)半帶濾波器組抽取處理后，數(shù)據(jù)率變?yōu)?4 kS/s。

當(dāng)DDC的數(shù)字中頻帶寬為20 MHz時(shí)，根據(jù)監(jiān)測(cè)接收機(jī)的功能需求，文中將I/Q信號(hào)通過一個(gè)抽取率為2的FIR半帶濾波器，則半帶濾波器輸出I/Q信號(hào)的數(shù)據(jù)率為 30 MS/s。

2.4 FIR濾波器設(shè)計(jì)

由于半帶濾波器的過渡帶較寬，矩形系數(shù)較差，不適合作為DDC中多級(jí)濾波器的最后一級(jí)，因此本文設(shè)計(jì)了一個(gè)矩形系數(shù)較好的FIR濾波器，使DDC能夠輸出較好的波形。

當(dāng)DDC的數(shù)字中頻帶寬為6 kHz時(shí)，F(xiàn)IR濾波器實(shí)現(xiàn)2倍抽取和波形整形功能。為實(shí)現(xiàn)該功能，文中設(shè)計(jì)一個(gè)67階的FIR濾波器。經(jīng)FIR濾波器處理，I/Q信號(hào)的數(shù)據(jù)率變?yōu)?12 kS/s。

當(dāng)DDC的數(shù)字中頻帶寬為20 MHz時(shí)，為進(jìn)一步降低I/Q信號(hào)的數(shù)據(jù)率，文中設(shè)計(jì)一個(gè)實(shí)現(xiàn)64/75倍抽取的2 048階FIR濾波器，數(shù)據(jù)率為30 MS/s的I/Q信號(hào)經(jīng)過高階FIR濾波器處理后，其數(shù)據(jù)率變?yōu)?5.6 MS/s。

3 DDC測(cè)試及結(jié)果

使用ISE14.3工具將DDC的Verilog HDL程序進(jìn)行綜合、布局布線得到DDC中各個(gè)模塊的資源使用情況，如表1所示。

表1 DDC中各模塊的資源使用情況

測(cè)試環(huán)境：用R&S公司SMA100型號(hào)的信號(hào)源產(chǎn)生75 MHz的中頻模擬正弦信號(hào)，信號(hào)源輸出模擬信號(hào)的功率為0 dBm。用模數(shù)轉(zhuǎn)換器AD9265以60 MHz的頻率對(duì)中頻模擬信號(hào)進(jìn)行采樣，該ADC的采樣精度為16 bit[7]。上位機(jī)與FPGA是通過網(wǎng)口通信，上位機(jī)發(fā)送指令設(shè)置DDC參數(shù)，然后對(duì)采樣數(shù)據(jù)做DDC處理后發(fā)送給上位機(jī)，具體測(cè)試結(jié)果如下：

當(dāng)DDC的數(shù)字中頻帶寬為6 MHz時(shí)，得到I/Q兩路信號(hào)的波形以及對(duì)I/Q信號(hào)做1 024點(diǎn)快速傅里葉變換FFT（Fast Fourier Transform）運(yùn)算得到的頻譜如圖3所示。其中上部分是頻譜，下部分是I/Q信號(hào)，此時(shí)I/Q信號(hào)的無雜散動(dòng)態(tài)范圍SFDR （Spurious Free Dynamic Range）為 91.26 dB。

圖3 6 kHz帶寬時(shí)的I/Q信號(hào)波形及頻譜

當(dāng)DDC的數(shù)字中頻帶寬為20 MHz時(shí)，采樣信號(hào)做DDC處理后得到I/Q兩路信號(hào)的波形以及對(duì)I/Q信號(hào)做1 024點(diǎn)FFT運(yùn)算后得到的頻譜如圖4所示，此時(shí)I/Q信號(hào)的SFDR為83.26 dB。

圖4 20MHz帶寬時(shí)的I/Q信號(hào)波形及頻譜

綜上所述，本文設(shè)計(jì)的數(shù)字下變頻方案具有數(shù)字中頻帶寬、可靈活配置以及可處理寬帶信號(hào)和窄帶信號(hào)，并且能獲得較大的線性動(dòng)態(tài)范圍的特點(diǎn)，可代替?zhèn)鹘y(tǒng)的專用DDC芯片，能夠滿足無線電數(shù)字監(jiān)測(cè)接收機(jī)的頻譜管理和無線電測(cè)向等功能需求，為現(xiàn)代無線電監(jiān)測(cè)提供了一種高性能的數(shù)字監(jiān)測(cè)接收機(jī)數(shù)字下變頻的解決方案，具有廣泛的應(yīng)用前景。

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