矢量信號源中IQ調(diào)制器的設(shè)計與實現(xiàn)

饒金玲+聶偉

摘 要： 實現(xiàn)了一種應(yīng)用于矢量信號源中的新型IQ調(diào)制器。其中，硬件電路包括FPGA電路，濾波、放大、輸出電路以及控制器電路，軟件設(shè)計主要有基帶信號發(fā)生器和基于改進型CORDIC算法的IQ調(diào)制。該調(diào)制器不但可以直接實現(xiàn)MASK，MFSK，MPSK，QPSK，MSK以及QAM等調(diào)制，還可以產(chǎn)生正交載波信號。仿真與實際測試結(jié)果證明了該設(shè)計的正確性和優(yōu)越性。

關(guān)鍵詞： 矢量信號源； IQ調(diào)制器； FPGA； CORDIC算法

中圖分類號： TN98?34 文獻標(biāo)識碼： A 文章編號： 1004?373X（2014）21?0087?05

Design and implementation of IQ modulator in vector signal generator

RAO Jin?ling， NIE Wei

（Computer System and Communication Laboratory， Beijing University of Chemical Technology， Beijing 100029， China）

Abstract： A novel IQ modulator used in vector signal generator was implemented， whose hardware circuit includes FPGA circuit， filtering circuit， amplification circuit， output circuit and controller circuit， and software design mainly includes baseband signal generator and IQ modulator based on modified?CORDIC algorithm. The IQ modulator can not only implement the modulation of MASK， MFSK， MPSK， QPAK， MSK and QAM directly， but also generate orthogonal carrier signal. Simulation and practical testing results demonstrate the correctness and superiority of the design.

Keywords： vector signal generator； IQ modulator； FPGA； CORDIC algorithm

0 引 言

矢量信號源在通信領(lǐng)域占據(jù)越來越重要的地位，它能夠產(chǎn)生任意波形信號、IQ基帶信號、豐富的調(diào)制信號以及第三、第四代移動通信標(biāo)準(zhǔn)信號。目前市場上的矢量信號源輸出頻率高，調(diào)制帶寬寬，產(chǎn)生信號多樣化，但價格也十分昂貴。國內(nèi)研究專用矢量信號源較多，如文獻[1]實現(xiàn)了專用TDD?LTE矢量信號源的研制。在矢量信號源中，關(guān)鍵技術(shù)之一是IQ調(diào)制技術(shù)。IQ調(diào)制器可采用專用調(diào)制芯片或?qū)Ｓ肈DS芯片實現(xiàn)，也可以采用可編程邏輯器件編程實現(xiàn)。文獻[2]采用FPGA和DDS技術(shù)實現(xiàn)MQAM調(diào)制器，系統(tǒng)集成度高，芯片占用面積小，產(chǎn)生的信號也具有抗干擾性強的特點。但是該方法需DDS模塊產(chǎn)生載波信號，還需要調(diào)用乘法器模塊，且易產(chǎn)生IQ幅度不平衡，相位不正交等誤差。文獻[3]采用CORDIC算法完成數(shù)字調(diào)制，有效節(jié)省硬件資源和功能損耗，且能夠達到載波高精度的要求。

本文采用文獻[4]中的改進型CORDIC（Coordinated Rotation Digital Computer，坐標(biāo)旋轉(zhuǎn)數(shù)字計算）算法實現(xiàn)IQ調(diào)制器，同步完成載波發(fā)生器與信號調(diào)制，可直接得到調(diào)制信號，無需ROM存儲波表，無需調(diào)用內(nèi)置乘法器，且能夠?qū)崿F(xiàn)多種調(diào)制。改進型CORDIC算法采用改進算法結(jié)構(gòu)的方式提高并行計算速度，采用并行流水線的方式降低算法運行時間，進一步節(jié)約了硬件資源，而且提高程序運行速度。

1 硬件電路設(shè)計

IQ調(diào)制器由數(shù)字和模擬兩部分電路組成。數(shù)字電路包括FPGA模塊和控制器模塊；模擬電路由濾波器、放大器、輸出阻抗匹配以及輸出保護電路構(gòu)成。其結(jié)構(gòu)如圖1所示。

圖1 硬件結(jié)構(gòu)圖

由圖1可以看到，F(xiàn)PGA模塊的設(shè)計包括D/A電路擴展、JTAG接口以及時鐘。該模塊主要完成IQ調(diào)制功能，產(chǎn)生各種調(diào)制信號；濾波電路是濾除D/A轉(zhuǎn)換帶來的高頻成分，濾波后的信號經(jīng)過電壓和功率放大提高帶負載能力，匹配與保護電路完成輸出阻抗匹配及防電壓過載保護；控制器模塊的設(shè)計包括鍵盤和顯示，與FPGA模塊接口以及與RS 232接口。MCU完成用戶接口，接收用戶輸入的命令和參數(shù)，使FPGA模塊完成相應(yīng)的功能和指標(biāo)。

1.1 FPGA模塊設(shè)計

FPGA模塊的設(shè)計包括芯片的選擇，外圍電路設(shè)計（電源、JTAG及時鐘），以及D/A擴展電路設(shè)計。

根據(jù)程序仿真結(jié)果，程序需求1 200左右邏輯單元，考慮將來改進和擴展需要，這里選擇EP1C6Q240C8N；時鐘選擇20 MHz有源晶振，由FPGA芯片內(nèi)部鎖相環(huán)倍頻到100 MHz，作為系統(tǒng)時鐘；芯片供電采用2個LM317將5 V電源電壓變換到3.3 V和1.5 V；JTAG和AS接口共享一個10針下載口（通過跳線轉(zhuǎn)換）；存儲芯片采用EPCS1SI8N。

由于D/A轉(zhuǎn)換存在量化誤差以及在轉(zhuǎn)換過程中的非線性誤差，為了減少此類誤差，一般選取位數(shù)盡量寬的D/A，考慮到性價比，這里選取12位D/A。本模塊輸出最高頻率為25 MHz，選擇TI公司的THS5661。它是12位D/A，數(shù)據(jù)轉(zhuǎn)換速率為125 MSPS，SFDR（無雜散動態(tài)范圍）在40 MHz 時是60 dBc。由于該D/A芯片是電流輸出，所以要經(jīng)過運算放大器實現(xiàn)電流到電壓的轉(zhuǎn)換，其電路如圖2所示。

圖2 D/A轉(zhuǎn)換輸出電路圖

圖中：[Cfb]電容可以濾除輸出電流的臺階；[Rfb]為反饋電阻。該電路輸出電壓最高為1.25 V。參考THS5661芯片手冊完成與FPGA芯片管腳互連，其中模式選擇管腳（MODE）接高電平，即采用二進制補碼的形式輸入。

1.2 濾波器、功率放大器和輸出電路設(shè)計

（1） 濾波器設(shè)計

因為D/A轉(zhuǎn)換之后的信號含有大量高頻成分，需要濾波電路對信號進行濾波，以得到較好的頻譜特性。由于信號輸出的最高頻率為25 MHz，取截止頻率為35 MHz，阻帶截止頻率為75 MHz，通帶內(nèi)衰減不高于1 dB，阻帶內(nèi)衰減不低于40 dB。根據(jù)這些要求，選擇通帶內(nèi)幅度特性起伏最小的巴特沃斯濾波器。通過查表確定采用8階巴特沃斯低通濾波器，同時得到電路的各元件值。

（2） 功率放大器設(shè)計

根據(jù)設(shè)計要求，信號源輸出最大功率為11.5 dBm（6 Vpp）。D/A轉(zhuǎn)換后輸出信號電平為1.25 Vpp，再經(jīng)過濾波器（衰減1 dB，約1.1 V），所以需要對電壓和電流進行放大（增益[G=]6），這里采用兩級放大的方式，第一級是電壓放大；第二級是功率放大電路。電壓放大選用AD8009芯片，其單位帶寬增益為1 GHz，在75 MHz時增益平穩(wěn)度為0.1 dB。功率放大選用THS6022，它是電流反饋性運算放大器，同時具有高速，低畸變，寬供電范圍等特點，在50 Ω負載供電電壓為±15 V，RF為1 kΩ時，輸出電流可達250 mA（大于120 mA即可滿足設(shè)計要求）[5]。

（3） 輸出電路設(shè)計

輸出電路包括阻抗匹配和輸出保護兩部分。輸出阻抗為50 Ω，這里通過并聯(lián)多個匹配電阻方式實現(xiàn)。為了防止電源反接或過高的電壓接入端口，在輸出端采用二極管鉗位保護電路。

1.3 控制器電路

控制電路由單片機、鍵盤、LCD顯示、與FPGA接口和RS 232接口四部分組成。其中，單片機選擇AT89C52，鍵盤選擇4×4十六位鍵盤（10個數(shù)字鍵，6個功能鍵），LCD選擇BM240128A，采用點陣圖形和菜單的方式設(shè)計界面，與PC機的接口采用標(biāo)準(zhǔn)異步串口通過MAX232實現(xiàn)。主要功能包括碼元設(shè)定、調(diào)制選擇和調(diào)制參數(shù)等。

2 軟件設(shè)計

軟件設(shè)計包括基帶信號發(fā)生器和基于改進型CORDIC算法的IQ調(diào)制。其中，基帶信號發(fā)生器主要是m序列的產(chǎn)生和基帶調(diào)制；基于CORDIC算法的IQ調(diào)制包括相位累加器，象限映射控制器，前端處理，后端處理，以及改進型CORDIC算法模塊。IQ調(diào)制器軟件實現(xiàn)的原理框圖如圖3所示。

圖3 IQ調(diào)制器原理框圖

圖中，m序列發(fā)生器產(chǎn)生PN碼作為調(diào)制器的基帶信號；基帶調(diào)制模塊用于產(chǎn)生各種調(diào)制方式的基帶I，Q信號；IQ模塊中，相位累加器運算位數(shù)是32位，用于控制載波頻率，保證頻率分辨率為[（1232）fclk。]同時，為了減少計算量，截取高16位的相位值送入到改進型CORDIC算法模塊。其中，高3位的數(shù)據(jù)用于象限映射控制信號，分別輸入到前端處理和后端處理模塊。輸入信號有頻率字、時鐘，輸出信號有兩路，作為載波發(fā)生器時可以同時輸出嚴(yán)格正交的正弦信號，作為調(diào)制器時[Xout]輸出的就是已調(diào)信號。

2.1 基帶信號發(fā)生器的設(shè)計

IQ調(diào)制的兩路基帶信號可以是基帶信號發(fā)生器內(nèi)部產(chǎn)生，也可以從外部輸入，由控制器決定。內(nèi)部基帶信號采用廣泛適用的PN碼序列，有PN5，PN7，PN9，PN11等多種選擇。以PN9為例，它是周期為29-1的m序列，其特征多項式為[f（x）=1+x4+x9。]根據(jù)特征多項式，確定其反饋系數(shù)（C0，C4，C9），進而得到該序列碼。

基帶調(diào)制是根據(jù)不同的調(diào)制方式將基帶信號調(diào)制成相應(yīng)的基帶I，Q信號?？蓪崿F(xiàn)的調(diào)制方式有多種QPSK（OQPSK，DQPSK，[π4]QPSK）調(diào)制、MSK調(diào)制和QAM（16QAM和64QAM）調(diào)制，為了實現(xiàn)調(diào)制器的通用性，將MASK，MFSK，MPSK也加入到其中[6]。

下面以QPSK，16QAM和64QAM為例，采用星座圖映射的方式實現(xiàn)基帶調(diào)制[7?9]。對輸入的數(shù)據(jù)序列進行串/并轉(zhuǎn)換，第奇數(shù)位輸出到I路，第偶數(shù)位輸出到Q路。為了減少誤碼率，星座圖映射采用格雷碼的方式。對于QPSK信號，映射成四個星座符號；對于OQPSK，DQPSK，[π4]QPSK，則需要進行在QPSK調(diào)制的基礎(chǔ)上進行編碼或邏輯映射處理；同理，16QAM調(diào)制映射成16種星座符號；64QAM調(diào)制映射成64種星座符號。下面以表格的形式給出本設(shè)計中QPSK，16QAM和64QAM的星座圖映射，如表1～表3所示。

表1 QPSK星座圖映射

[二進制碼元＼&電平值 /V＼&二進制碼元＼&電平值 /V＼&0＼&+1＼&1＼&-1＼&]

表2 16QAM星座圖映射

[二進制碼元＼&電平值/V＼&二進制碼元＼&電平值 /V＼&00＼&+3＼&10＼&-1＼&01＼&+1＼&11＼&-3＼&]

另外，MASK，MFSK，MPSK較正交調(diào)制實現(xiàn)要簡單。MASK調(diào)制相當(dāng)于QAM中的幅度調(diào)制，不需要相位調(diào)制，不進行串/并轉(zhuǎn)換，直接調(diào)制載波幅度；對于MFSK直接控制載波發(fā)生器的頻率字；以及MPSK調(diào)制用基帶信號控制載波的初始相位信息。這些都可以在改進型CORDIC模塊中實現(xiàn)。對于實現(xiàn)較為復(fù)雜的MSK，需要用到兩次乘法，所以要多次調(diào)用CORDIC算法模塊。

表3 64QAM星座圖映射

[二進制碼元＼&電平值 /V＼&二進制碼元＼&電平值 /V＼&000＼&+7＼&100＼&-7＼&001＼&+5＼&101＼&-5＼&011＼&+3＼&111＼&-3＼&010＼&+1＼&110＼&-1＼&]

2.2 基于CORDIC算法的IQ調(diào)制

IQ調(diào)制采用CORDIC算法實現(xiàn)，它的優(yōu)點是取代傳統(tǒng)方法中的載波發(fā)生器和乘法器，節(jié)省了大量的資源，提高了運算精度以及程序運行的最大速度。

CORDIC算法含有旋轉(zhuǎn)和向量兩種運算模式，其中，旋轉(zhuǎn)模式完成三角函數(shù)值的計算原理如下[10]：[X=Xcosθ-YsinθY=Xsinθ+Ycosθ] （1）

為了用數(shù)字方法實現(xiàn)上述公式，將[θ]寫成如下形式：

[θ≈i=0n-1δiθi=i=0n-1σitan-1（2-i）] （2）

式中：[δi=±1]，[θi=tan-1（2-i）]。

對式（1）進行恒等變換（提取因子[cosθi，]并用[2-i]替代[tanθi]），可得CORDIC算法的迭代公式如下：

[Xi+1=ki（Xi-δi2-iYi）Yi+1=ki（Yi+δi2-iXi）Zi+1=Zi-δitan-1（2-i）] （3）

式中：[i]為旋轉(zhuǎn)次數(shù)；[δi]是第[i]次旋轉(zhuǎn)方向；[Zi+1]是第[i+1]次旋轉(zhuǎn)剩余角度（若[Zi+1≥0，]則[δi+1]為+1；否則[δi+1]為-1）；[ki]是第[i]個幅度修正因子[11]，[ki=cosθi]=

[11+2-2i][。]

式（1）中，初值取[X=1，][Y=0]時，由[X]路[Y]路計算得到的就是載波信號[cosθ]，[sinθ]。根據(jù)IQ調(diào)制表達式[sk（t）=Xkcosωt+Yk（-sinωt）]可知，CORDIC實現(xiàn)三角函數(shù)數(shù)值[X]路的計算過程正是IQ調(diào)制的過程。其中，算法的初值[X，Y]對應(yīng)兩路基帶信號，由調(diào)制方式確定。

設(shè)計中星座圖映射后的電平值與CORDIC算法模塊的初值映射關(guān)系如表4所示。

表4 電平值與CORDIC算法模塊輸入初值對應(yīng)關(guān)系

[電平值 /V＼&CORDIC初值＼&電平值 /V＼&CORDIC初值＼&+7＼&011100000000＼&-1＼&111100000000＼&+5＼&010100000000＼&-3＼&110100000000＼&+3＼&001100000000＼&-5＼&101100000000＼&+1＼&000100000000＼&-7＼&100100000000＼&]

本設(shè)計采用改進型的CORDIC算法，較傳統(tǒng)的CORDIC算法，提高了運算速度。改進算法的實現(xiàn)采用多級旋轉(zhuǎn)并行計算旋轉(zhuǎn)方向，采用并行流水線的方式進行旋轉(zhuǎn)迭代，提高了程序的最大運行速度。改進型CORDIC結(jié)構(gòu)的原理圖如圖4所示。

圖4 改進型CORDIC算法結(jié)構(gòu)圖

如圖4所示，采用三級旋轉(zhuǎn)結(jié)構(gòu)。第一級有5次迭代，其旋轉(zhuǎn)方向預(yù)存入一個小的ROM表；第二級有4次迭代，其旋轉(zhuǎn)方向采用估計的方式進行預(yù)測；第三級在誤差范圍允許內(nèi)，用6×6 b的乘法代替迭代運算。最終實現(xiàn)兩路正弦信號的輸出。

程序按照圖3的原理結(jié)構(gòu)圖，采用VHDL語言和原理圖結(jié)合的方式，在Quartus Ⅱ編譯環(huán)境下，采用模塊化的思想實現(xiàn)。圖5是IQ調(diào)制器實現(xiàn)頂層原理圖，主要有m序列產(chǎn)生，星座圖映射，相位累加器，象限映射控制器，前端處理，后端處理以及CORDIC算法的計算模塊。

圖5中，輸入信號有頻率控制字fcw，基帶信號產(chǎn)生時鐘clkbase，IQ調(diào)制模塊運行時鐘clk，以及復(fù)位信號；輸出有xout和yout，其中xout為調(diào)制信號輸出。

2.3 控制器程序設(shè)計

控制器程序包括主程序和執(zhí)行程序。主程序完成系統(tǒng)自檢和初始化，并通過顯示器顯示啟動界面和主界面。執(zhí)行程序通過鍵盤完成相應(yīng)功能和參數(shù)的選擇和設(shè)定。主程序流程圖如圖6所示。

主界面由菜單區(qū)、方式選擇區(qū)/參數(shù)設(shè)置區(qū)和狀態(tài)顯示三部分構(gòu)成，如圖7所示。

3 仿真與驗證

本文通過Modelsim仿真、Matlab性能分析以及實際測試來驗證設(shè)計的正確性和優(yōu)越性。

3.1 Modelsim仿真及Matlab分析

IQ調(diào)制器可以產(chǎn)生多種調(diào)制信號，限于篇幅，給出64QAM的仿真圖。根據(jù)Quartus Ⅱ時序分析得到設(shè)計支持的最大系統(tǒng)時鐘為100 MHz，仿真采用系統(tǒng)時鐘為20 MHz，頻率字為226，即載波頻率為312.5 kHz，基帶信號頻率即PN碼產(chǎn)生時鐘為78.125 kHz。得到Modelsim仿真圖如圖8所示。其中，圖8（a）是圖8（b）的放大圖，可以直觀地看到幅度和相位的跳變。圖中信號從上至下依次是系統(tǒng)時鐘，基帶信號時鐘，IQ兩路基帶信號，調(diào)制信號以及PN9序列，可以明顯地看出結(jié)果的正確性。

圖6 控制器主程序流程圖

另外，由該方式產(chǎn)生的載波具有很高的SFDR。這里取時鐘clk為100 MHz，頻率字任取為220（32位），輸出頻率為24.4 kHz。圖9是用Matlab對仿真數(shù)據(jù)進行FFT變換得到的載波頻譜圖，可以直觀地看出SFDR的值。

圖7 控制器主界面結(jié)構(gòu)圖

圖8 Modelsim仿真圖

圖9 余弦信號頻譜圖

由圖9可以看出，此時SFDR為-78 dB。由于DDS中存在相位截斷誤差和幅度量化誤差，對于相位截斷為16位，幅度量化為13位的輸出信號，其理論值為-80.02 dB。SFDR接近理論值。由此可表明本方法產(chǎn)生的信號性能良好。

3.2 實際驗證

將程序下載到硬件電路中進行驗證，得到實際產(chǎn)生的64QAM調(diào)制圖形，為了方便觀察，設(shè)置載波頻率為3.05 kHz，基帶信號時鐘為1 kHz。測試結(jié)果如圖10所示。圖10（a）顯示調(diào)制信號具有良好的波形。從示波器參數(shù)中可以看到載波頻率都為3.05 kHz左右，與理論值相符。

4 結(jié) 語

本文實現(xiàn)了一種新型的矢量信號源IQ調(diào)制器，給出了硬件電路結(jié)構(gòu)和軟件設(shè)計方法以及仿真和測試結(jié)果。該調(diào)制器采用星座圖調(diào)制和CORDIC算法，實現(xiàn)多種調(diào)制方式，還能產(chǎn)生嚴(yán)格正交的載波信號用于其他電路。使用在矢量信號源中，減少了資源的占用，提高了程序的運行速度，節(jié)約成本。仿真和測試結(jié)果驗證了設(shè)計的正確性。將該矢量信號源應(yīng)用于實驗環(huán)境，可以滿足大量通信技術(shù)方面的實驗需要，具有一定的實用意義。

圖10 64QAM實際測試圖測試結(jié)果

參考文獻

[1] 徐文虎，蔣政波，洪偉，等.便攜式TDD-LTE矢量信號發(fā)生器的研制[J].電子測量與儀器學(xué)報，2011，25（6）：546-552.

[2] 董明佶.基于現(xiàn)代DSP技術(shù)的全數(shù)字MQAM調(diào)制器的設(shè)計[J]. 電視技術(shù)，2011，35（9）：41?42.

[3] 姜建文，張朝杰，金小軍，等.基于 CORDIC 算法的微小衛(wèi)星發(fā)射機設(shè)計與實現(xiàn)[J].傳感技術(shù)學(xué)報，2010，23（1）：57?61.

[4] 聶偉，饒金玲.基于改進型CORDIC算法和FPGA的DDS實現(xiàn)[J].電子技術(shù)應(yīng)用，2013，39（12）：45?48.

[5] 趙榮，岳云.ADSL/HDSL/VDSL用雙差分線路驅(qū)動器THS6022的特性及應(yīng)用[J].電子元器件應(yīng)用，2002，4（6）：35?38.

[6] 聶偉，王昭輝，湯作偉.基于FPGA的數(shù)字調(diào)制器的實現(xiàn)[J].實驗技術(shù)與管理，2007，24（9）：89?92.

[7] 李永超，南京，陸銳敏.基于FPGA的π/4DQPSK跳頻調(diào)制器的設(shè)計與實現(xiàn)[J].電訊技術(shù)，2012，52（2）：190?193.

[8] 侯立正，李維英，王彩玉.16?QAM調(diào)制系統(tǒng)的FPGA實現(xiàn)[J].國外電子元器件，2007（12）：26?29.

[9] 李校林，劉文文.64QAM調(diào)制的DSP實現(xiàn)[J].電子技術(shù)應(yīng)用，2012，38（5）：43?45.

[10] VOLDER J E. The CORDIC trigonometric computing technique [J]. IRE Transactions on Electronic Computers， 1959 （3）： 330?334.

[11] DE CARO D， PETRA N， STROLLO A G M. A 380 MHz direct digital synthesizer/mixer with hybrid CORDIC architecture in 0.25 μm CMOS [J]. IEEE Journal of Solid?State Circuits， 2007， 42（1）： 151?160.

圖7 控制器主界面結(jié)構(gòu)圖

圖8 Modelsim仿真圖

圖9 余弦信號頻譜圖

由圖9可以看出，此時SFDR為-78 dB。由于DDS中存在相位截斷誤差和幅度量化誤差，對于相位截斷為16位，幅度量化為13位的輸出信號，其理論值為-80.02 dB。SFDR接近理論值。由此可表明本方法產(chǎn)生的信號性能良好。

3.2 實際驗證

將程序下載到硬件電路中進行驗證，得到實際產(chǎn)生的64QAM調(diào)制圖形，為了方便觀察，設(shè)置載波頻率為3.05 kHz，基帶信號時鐘為1 kHz。測試結(jié)果如圖10所示。圖10（a）顯示調(diào)制信號具有良好的波形。從示波器參數(shù)中可以看到載波頻率都為3.05 kHz左右，與理論值相符。

4 結(jié) 語

本文實現(xiàn)了一種新型的矢量信號源IQ調(diào)制器，給出了硬件電路結(jié)構(gòu)和軟件設(shè)計方法以及仿真和測試結(jié)果。該調(diào)制器采用星座圖調(diào)制和CORDIC算法，實現(xiàn)多種調(diào)制方式，還能產(chǎn)生嚴(yán)格正交的載波信號用于其他電路。使用在矢量信號源中，減少了資源的占用，提高了程序的運行速度，節(jié)約成本。仿真和測試結(jié)果驗證了設(shè)計的正確性。將該矢量信號源應(yīng)用于實驗環(huán)境，可以滿足大量通信技術(shù)方面的實驗需要，具有一定的實用意義。

圖10 64QAM實際測試圖測試結(jié)果

參考文獻

[1] 徐文虎，蔣政波，洪偉，等.便攜式TDD-LTE矢量信號發(fā)生器的研制[J].電子測量與儀器學(xué)報，2011，25（6）：546-552.

[2] 董明佶.基于現(xiàn)代DSP技術(shù)的全數(shù)字MQAM調(diào)制器的設(shè)計[J]. 電視技術(shù)，2011，35（9）：41?42.

[3] 姜建文，張朝杰，金小軍，等.基于 CORDIC 算法的微小衛(wèi)星發(fā)射機設(shè)計與實現(xiàn)[J].傳感技術(shù)學(xué)報，2010，23（1）：57?61.

[4] 聶偉，饒金玲.基于改進型CORDIC算法和FPGA的DDS實現(xiàn)[J].電子技術(shù)應(yīng)用，2013，39（12）：45?48.

[5] 趙榮，岳云.ADSL/HDSL/VDSL用雙差分線路驅(qū)動器THS6022的特性及應(yīng)用[J].電子元器件應(yīng)用，2002，4（6）：35?38.

[6] 聶偉，王昭輝，湯作偉.基于FPGA的數(shù)字調(diào)制器的實現(xiàn)[J].實驗技術(shù)與管理，2007，24（9）：89?92.

[7] 李永超，南京，陸銳敏.基于FPGA的π/4DQPSK跳頻調(diào)制器的設(shè)計與實現(xiàn)[J].電訊技術(shù)，2012，52（2）：190?193.

[8] 侯立正，李維英，王彩玉.16?QAM調(diào)制系統(tǒng)的FPGA實現(xiàn)[J].國外電子元器件，2007（12）：26?29.

[9] 李校林，劉文文.64QAM調(diào)制的DSP實現(xiàn)[J].電子技術(shù)應(yīng)用，2012，38（5）：43?45.

[10] VOLDER J E. The CORDIC trigonometric computing technique [J]. IRE Transactions on Electronic Computers， 1959 （3）： 330?334.

[11] DE CARO D， PETRA N， STROLLO A G M. A 380 MHz direct digital synthesizer/mixer with hybrid CORDIC architecture in 0.25 μm CMOS [J]. IEEE Journal of Solid?State Circuits， 2007， 42（1）： 151?160.

圖7 控制器主界面結(jié)構(gòu)圖

圖8 Modelsim仿真圖

圖9 余弦信號頻譜圖

由圖9可以看出，此時SFDR為-78 dB。由于DDS中存在相位截斷誤差和幅度量化誤差，對于相位截斷為16位，幅度量化為13位的輸出信號，其理論值為-80.02 dB。SFDR接近理論值。由此可表明本方法產(chǎn)生的信號性能良好。

3.2 實際驗證

將程序下載到硬件電路中進行驗證，得到實際產(chǎn)生的64QAM調(diào)制圖形，為了方便觀察，設(shè)置載波頻率為3.05 kHz，基帶信號時鐘為1 kHz。測試結(jié)果如圖10所示。圖10（a）顯示調(diào)制信號具有良好的波形。從示波器參數(shù)中可以看到載波頻率都為3.05 kHz左右，與理論值相符。

4 結(jié) 語

本文實現(xiàn)了一種新型的矢量信號源IQ調(diào)制器，給出了硬件電路結(jié)構(gòu)和軟件設(shè)計方法以及仿真和測試結(jié)果。該調(diào)制器采用星座圖調(diào)制和CORDIC算法，實現(xiàn)多種調(diào)制方式，還能產(chǎn)生嚴(yán)格正交的載波信號用于其他電路。使用在矢量信號源中，減少了資源的占用，提高了程序的運行速度，節(jié)約成本。仿真和測試結(jié)果驗證了設(shè)計的正確性。將該矢量信號源應(yīng)用于實驗環(huán)境，可以滿足大量通信技術(shù)方面的實驗需要，具有一定的實用意義。

圖10 64QAM實際測試圖測試結(jié)果

參考文獻

[1] 徐文虎，蔣政波，洪偉，等.便攜式TDD-LTE矢量信號發(fā)生器的研制[J].電子測量與儀器學(xué)報，2011，25（6）：546-552.

[2] 董明佶.基于現(xiàn)代DSP技術(shù)的全數(shù)字MQAM調(diào)制器的設(shè)計[J]. 電視技術(shù)，2011，35（9）：41?42.

[3] 姜建文，張朝杰，金小軍，等.基于 CORDIC 算法的微小衛(wèi)星發(fā)射機設(shè)計與實現(xiàn)[J].傳感技術(shù)學(xué)報，2010，23（1）：57?61.

[4] 聶偉，饒金玲.基于改進型CORDIC算法和FPGA的DDS實現(xiàn)[J].電子技術(shù)應(yīng)用，2013，39（12）：45?48.

[5] 趙榮，岳云.ADSL/HDSL/VDSL用雙差分線路驅(qū)動器THS6022的特性及應(yīng)用[J].電子元器件應(yīng)用，2002，4（6）：35?38.

[6] 聶偉，王昭輝，湯作偉.基于FPGA的數(shù)字調(diào)制器的實現(xiàn)[J].實驗技術(shù)與管理，2007，24（9）：89?92.

[7] 李永超，南京，陸銳敏.基于FPGA的π/4DQPSK跳頻調(diào)制器的設(shè)計與實現(xiàn)[J].電訊技術(shù)，2012，52（2）：190?193.

[8] 侯立正，李維英，王彩玉.16?QAM調(diào)制系統(tǒng)的FPGA實現(xiàn)[J].國外電子元器件，2007（12）：26?29.

[9] 李校林，劉文文.64QAM調(diào)制的DSP實現(xiàn)[J].電子技術(shù)應(yīng)用，2012，38（5）：43?45.

[10] VOLDER J E. The CORDIC trigonometric computing technique [J]. IRE Transactions on Electronic Computers， 1959 （3）： 330?334.

[11] DE CARO D， PETRA N， STROLLO A G M. A 380 MHz direct digital synthesizer/mixer with hybrid CORDIC architecture in 0.25 μm CMOS [J]. IEEE Journal of Solid?State Circuits， 2007， 42（1）： 151?160.