基于FFT譜分析測頻算法的FPGA實(shí)現(xiàn)

田西柱

摘 要：在信號頻譜分析試驗(yàn)中，通過FPGA實(shí)現(xiàn)FFT。在MAX+plusⅡ系統(tǒng)環(huán)境下，介紹了流水線結(jié)構(gòu)FFT的蝶形單元設(shè)計(jì)，詳解了旋轉(zhuǎn)因子的生成，通過地址產(chǎn)生單元和塊浮點(diǎn)單元實(shí)現(xiàn)了運(yùn)算結(jié)果的輸出，并將其輸出結(jié)果與Matlab結(jié)果進(jìn)行比較。

關(guān)鍵詞：FPGA；QuartusⅡ；FFT處理器；旋轉(zhuǎn)因子

中圖分類號：TP391 文獻(xiàn)標(biāo)志碼：A 文章編號：2095-1302（2014）10-00-03

0 引 言

在FPGA實(shí)驗(yàn)中，主要是用FPGA來實(shí)現(xiàn)FFT，使其完成對信號的頻譜分析。流水線結(jié)構(gòu)FFT的設(shè)計(jì)主要是蝶形單元的設(shè)計(jì)，通過旋轉(zhuǎn)參數(shù)的生成，將運(yùn)算結(jié)果寫入地址并完成輸出。

1 實(shí)驗(yàn)原理及步驟

1.1 QuartusⅡ開發(fā)環(huán)境

QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，在QuartusⅡ上可以完成設(shè)計(jì)輸入、HDL綜合、布新布局（適配）、仿真和選擇以及硬件測試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、開始處理和器件編程。QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具（如ModelSin）。此外，QuartusⅡ與Matlab和DSP Builder結(jié)合，可用進(jìn)行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的工具EDA工具。

QuartusⅡ設(shè)計(jì)與開發(fā)的流程如圖1所示。

圖1 QuartusII設(shè)計(jì)與開發(fā)的流程

1.2 快速傅里葉變換（FFT）

FFT是DFT的快速算法。設(shè)離散的有限長時(shí)間序列為 x（n），0≤n≤N-1，則其離散的傅里葉變換為：

（1）

k=0，1，…，N-1 WN=e-j（2nN） （2）

其中：x（n）為時(shí)域點(diǎn)；X（k）為頻域點(diǎn)；WN為旋轉(zhuǎn)因子；x（n）、X（k）、WN都是復(fù)數(shù)。完成整個(gè)DFT運(yùn)算共需要N2次復(fù)數(shù)乘法以及N（N-1）次復(fù)數(shù)加法運(yùn)算。當(dāng)N很大時(shí)，運(yùn)算量很大，對于實(shí)時(shí)信號處理，要求CPU運(yùn)算速度很高，難以工程實(shí)現(xiàn)。因此，出現(xiàn)了快速傅里葉變換（FFT）算法。FFT算法的基本思想是利用旋轉(zhuǎn)因子WN的周期性、對稱性、特殊性以及周期N的可互換性，將長度為N點(diǎn)序列的DFT運(yùn)算逐次分級為較短序列的DFT運(yùn)算，并將相同項(xiàng)合并，因?yàn)镈FT的運(yùn)算量與N2成正比，當(dāng)N減小時(shí)，就大大減少了運(yùn)算量，提高了運(yùn)算效率。N=2n個(gè)點(diǎn)的DFT復(fù)數(shù)乘法量由N2次降為（N/2）log2N次，復(fù)數(shù)加法由N（N-1）次降為（N/2）log2N次。

FFT算法種類很多，基本上可分為兩大類：一類是針對N等于2的整數(shù)次冪的算法，如基2算法、基4算法和分裂基算法等；另一類是針對N不等于2的整數(shù)次冪的算法，以Winograd為代表，它們有重要的理論價(jià)值，但是不適于硬件實(shí)現(xiàn)?；?算法結(jié)構(gòu)簡單，但運(yùn)算量大。基4算法相對于基2算法更為復(fù)雜，但是計(jì)算量減少了。FFT算法按分解方式的不同又可以分為時(shí)域抽取算法（decimation in time，DIT）和頻域抽取算法（decimation in frequency，DIF）兩種。這兩種算法在本質(zhì)上都是一種基于標(biāo)號分解的算法，在運(yùn)算量和復(fù)雜性等方面完全一樣。考慮到本設(shè)計(jì)FFT運(yùn)算的點(diǎn)數(shù)不是太多，故選用了時(shí)域抽取基2算法（DIT）。

1.3 按時(shí)間抽取的基2-FFT算法（DIT-基2-FFT）原理

FFT運(yùn)算的基本單元是蝶形運(yùn)算單元，基2蝶形運(yùn)算符號如圖2所示。設(shè)蝶形運(yùn)算輸入數(shù)據(jù)為A=Ap+Aqj，B=Bp+Bqj，旋轉(zhuǎn)因子W rN=Wp+Wqj。則蝶型運(yùn)算輸出為：

（3）

圖2 基2蝶形運(yùn)算

FFT算法由多級蝶形運(yùn)算構(gòu)成，具體運(yùn)算流圖也有多種形式。本設(shè)計(jì)選用了輸入倒序、輸出順序的運(yùn)算流圖，圖3所示為N=8點(diǎn)時(shí)的DIT-FFT運(yùn)算流圖。這種運(yùn)算流圖是同址運(yùn)算，其優(yōu)點(diǎn)是：在同一級運(yùn)算中， 每個(gè)蝶形的兩個(gè)輸入數(shù)據(jù)只對計(jì)算本蝶形有用，而且蝶形的輸入輸出數(shù)據(jù)節(jié)點(diǎn)又同在一條水平線上，這就意味著計(jì)算完一個(gè)蝶形運(yùn)算后，所得輸出數(shù)據(jù)可以立即存入元出入數(shù)據(jù)所占用的存儲器。因此，在硬件實(shí)現(xiàn)時(shí)可以節(jié)省存儲單元。

圖3 N=8點(diǎn)時(shí)的DIT-FFT運(yùn)算流圖

一個(gè)長度為N的序列x（n），滿足N=2M，M為整數(shù)。那么此序列x（n）的FFT運(yùn)算流圖由M級蝶形運(yùn)算構(gòu)成，每一級有N/2個(gè)蝶形運(yùn)算，第L級蝶形運(yùn)算中使用旋轉(zhuǎn)因子的個(gè)數(shù)為2L，L=0，1，2，…，M-1。64點(diǎn)FFT運(yùn)算，分6級，每級有32個(gè)蝶形運(yùn)算。

1.4 FFT處理器結(jié)構(gòu)設(shè)計(jì)

FFT算法的FPGA硬件實(shí)現(xiàn)在Altera公司的MAX+plusⅡ系統(tǒng)環(huán)境下開發(fā)完成，選用基于查找表結(jié)構(gòu)內(nèi)嵌存儲器的APEX20系列FPGA器件。圖4為FFT處理器的結(jié)構(gòu)圖。本設(shè)計(jì)采用單元結(jié)構(gòu)設(shè)計(jì)思路，整個(gè)處理器由數(shù)據(jù)接收單元、運(yùn)算單元、旋轉(zhuǎn)因子存儲單元、地址產(chǎn)生單元和中央控制單元5個(gè)單元組成，各單元在中央控制單元的控制下協(xié)調(diào)工作。其中，內(nèi)部接收單元采用乒乓RAM結(jié)構(gòu)，擴(kuò)大了數(shù)據(jù)吞吐量，計(jì)算單元采用流水與并行結(jié)合的結(jié)構(gòu)，加快了運(yùn)算速。

圖4 FFT處理器的結(jié)構(gòu)圖

1.5 中央控制單元

中央控制單元是整個(gè)系統(tǒng)的控制核心，其主要功能是控制數(shù)據(jù)流向，協(xié)調(diào)各單元之間的運(yùn)行。中央控制單元根據(jù)系統(tǒng)時(shí)鐘確定當(dāng)前蝶型運(yùn)算所處的級數(shù)m和個(gè)數(shù)n，并把m、n傳送給地址產(chǎn)生單元。地址產(chǎn)生單元產(chǎn)生蝶型運(yùn)算兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子的地址，并把地址傳送給運(yùn)算RAM和旋轉(zhuǎn)因子存儲器。在中央控制單元讀使能信號控制下兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子被讀出。讀出的數(shù)據(jù)進(jìn)行必要的延遲和定標(biāo)處理后，送給運(yùn)算單元。經(jīng)過蝶型運(yùn)算后，運(yùn)算結(jié)果按原址寫入RAM。

1.6 數(shù)據(jù)接收單元

數(shù)據(jù)接收單元主要功能是按幀接收外部數(shù)據(jù)，并將每幀數(shù)據(jù)按碼位倒置的順序乒乓存入接收RAM1或接收RAM2。中央控制單元交替的對接收RAM中的數(shù)據(jù)進(jìn)行處理，當(dāng)中央控制單元將接收RAM1中的數(shù)據(jù)取出，經(jīng)過蝶型運(yùn)算，結(jié)果存入運(yùn)算RAM1的同時(shí)上一幀數(shù)據(jù)的FFT運(yùn)算結(jié)果從運(yùn)算RAM2取出。接收RAM用FPGA的片上雙口RAM實(shí)現(xiàn)，接收單元控制寫端口，中心控制單元控制讀端口。

1.7 運(yùn)算單元

運(yùn)算單元由蝶型運(yùn)算器和運(yùn)算RAM組成。蝶型運(yùn)算器完成對輸入數(shù)據(jù)的蝶型運(yùn)算，運(yùn)算RAM作為FFT的中間數(shù)據(jù)緩存。蝶型運(yùn)算器輸入數(shù)據(jù)為A=Ap+Aqj，B=Bp+Bqj，旋轉(zhuǎn)因子W rN=Wp+Wqj，蝶型運(yùn)算輸出如式（3）所示。根據(jù)式（3），蝶型運(yùn)算器可由一個(gè)復(fù)數(shù)乘法和兩個(gè)復(fù)數(shù)加（減）法器組成。為了提高運(yùn)算速度采用并行運(yùn)算，用四個(gè)實(shí)數(shù)乘法器、三個(gè)實(shí)數(shù)加法器、三個(gè)實(shí)數(shù)減法器組成。蝶型運(yùn)算器實(shí)現(xiàn)框圖如圖5所示。蝶型運(yùn)算各個(gè)模塊利用MAX+plusⅡ開發(fā)軟件中所提供的宏單元生成。

圖5 蝶形運(yùn)算器

運(yùn)算RAM1和運(yùn)算RAM2作為FFT的中間數(shù)據(jù)緩存。兩塊RAM交替作為數(shù)據(jù)讀出和運(yùn)算結(jié)果寫入單元，直到第6級蝶型運(yùn)算完成。

1.8 旋轉(zhuǎn)因子存儲單元

旋轉(zhuǎn)因子存儲單元，存儲FFT運(yùn)算所需要的旋轉(zhuǎn)因子WrN，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。旋轉(zhuǎn)因子先在Matlab中分實(shí)部和虛部產(chǎn)生，轉(zhuǎn)化成16位定點(diǎn)數(shù)，并將結(jié)果保存成hex文件格式。利用MAX+plusII軟件提供的ROM宏模塊 “l(fā)pm_rom”產(chǎn)生兩個(gè)（N/2）×16 b的ROM，并分別用旋轉(zhuǎn)因子實(shí)部和虛部對應(yīng)的hex文件對兩個(gè)ROM初始化，這樣旋轉(zhuǎn)因子的值就固化在了FPGA中。對應(yīng)不同級的蝶型運(yùn)算，地址產(chǎn)生器產(chǎn)生相應(yīng)的地址送給ROM將旋轉(zhuǎn)因子讀出。

1.9 地址產(chǎn)生單元

地址產(chǎn)生單元產(chǎn)生蝶型運(yùn)算兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子的地址。實(shí)現(xiàn)的方法是根據(jù)地址產(chǎn)生的算法，通過邏輯運(yùn)算產(chǎn)生。前面已介紹本設(shè)計(jì)FFT實(shí)現(xiàn)結(jié)構(gòu)為同址運(yùn)算，即蝶型運(yùn)算的結(jié)果仍然寫回輸入數(shù)據(jù)讀出單元。因此，將讀數(shù)據(jù)地址延遲若干時(shí)鐘周期，就可作為運(yùn)算結(jié)果寫入地址。對于N點(diǎn)FFT運(yùn)算，用m∈（0∧log2N-1），n∈（0∧N/2-1）表示第m級的第n個(gè)蝶型運(yùn)算。addr_A，addr_B（addr_A

（4）

式中：（n/2m）×2m+1描述為將n的低m位清零，再左移一位。n%2m描述為取n的低m位。蝶型運(yùn)算所對應(yīng)的旋轉(zhuǎn)因子存儲器入口地址設(shè)為addr_w，對于N點(diǎn)FFT共需要N/2個(gè)旋轉(zhuǎn)因子，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。根據(jù)第m級蝶型運(yùn)算所需旋轉(zhuǎn)因子的排列規(guī)律，旋轉(zhuǎn)因子存儲器入口地址應(yīng)為：

addr_w=（n×2（log2N-1-m））（N/2） （5）

64點(diǎn)FFT旋轉(zhuǎn)因子有32個(gè)，共需要5位表示地址。第m級、第n個(gè)蝶型運(yùn)算的旋轉(zhuǎn)因子地址可由邏輯移位的方法快速得到。將n（5位）左移位（5-m），低位補(bǔ)0，得到了在（0～31）中的addr_w。

1.10 塊浮點(diǎn)單元

塊浮點(diǎn)單元的實(shí)現(xiàn)思路是每級蝶型運(yùn)算結(jié)果動(dòng)態(tài)擴(kuò)展但最大擴(kuò)展2位。塊浮點(diǎn)單元對蝶型運(yùn)算結(jié)果的高3位進(jìn)行檢測，判斷當(dāng)前結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)，記錄當(dāng)前級的最大擴(kuò)展位數(shù)。下一級蝶型運(yùn)算時(shí)，根據(jù)前一級的最大擴(kuò)展位數(shù)，對讀出的數(shù)據(jù)進(jìn)行定標(biāo)，選取數(shù)據(jù)送入蝶型運(yùn)算器。塊浮點(diǎn)單元將每一級運(yùn)算結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)進(jìn)行累加，和FFT運(yùn)算結(jié)果一同輸出。

1.11 FFT處理器功能仿真與設(shè)計(jì)驗(yàn)證

仿真結(jié)果如圖6所示：

由仿真結(jié)果可以看出，該FFT處理器為串行流水線結(jié)構(gòu)，各級運(yùn)算模塊沒有實(shí)現(xiàn)并行運(yùn)行。

圖6 時(shí)序仿真圖

2 實(shí)驗(yàn)情況記錄

為驗(yàn)證仿真結(jié)果的正確性，采用上述方法實(shí)現(xiàn)256點(diǎn)FFT處理器，同時(shí)為提高精度將輸入數(shù)據(jù)的實(shí)部和虛部采用16位二進(jìn)制數(shù)。對函數(shù)：

x=cos（200πt）+cos（400π）

以120 MHz的頻率進(jìn)行抽樣，取256點(diǎn)作為FFT處理器輸入數(shù)據(jù)進(jìn)行快速傅里葉變換，并將其輸出結(jié)果與Matlab結(jié)果進(jìn)行比較，結(jié)果如圖7～圖9所示。

圖7 抽樣函數(shù)及Matlab計(jì)算頻譜

圖8 FPGA計(jì)算頻譜

圖9 各采樣點(diǎn)相對誤差

3 結(jié) 語

由于處理器采用定點(diǎn)運(yùn)算，在進(jìn)行乘法和加法運(yùn)算時(shí)不可避免地造成一定誤差，尤其是在功率譜接近零值的這些點(diǎn)上，相對誤差較大，但是在我們更為關(guān)心的功率譜幅值點(diǎn)上，相對誤差僅為1%上下，完全可以滿足大多數(shù)應(yīng)用對于運(yùn)算精度的要求。

參考文獻(xiàn)

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[6]蔡可紅.基于FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn)[D].南京：南京理工大學(xué)，2006.

1.6 數(shù)據(jù)接收單元

數(shù)據(jù)接收單元主要功能是按幀接收外部數(shù)據(jù)，并將每幀數(shù)據(jù)按碼位倒置的順序乒乓存入接收RAM1或接收RAM2。中央控制單元交替的對接收RAM中的數(shù)據(jù)進(jìn)行處理，當(dāng)中央控制單元將接收RAM1中的數(shù)據(jù)取出，經(jīng)過蝶型運(yùn)算，結(jié)果存入運(yùn)算RAM1的同時(shí)上一幀數(shù)據(jù)的FFT運(yùn)算結(jié)果從運(yùn)算RAM2取出。接收RAM用FPGA的片上雙口RAM實(shí)現(xiàn)，接收單元控制寫端口，中心控制單元控制讀端口。

1.7 運(yùn)算單元

運(yùn)算單元由蝶型運(yùn)算器和運(yùn)算RAM組成。蝶型運(yùn)算器完成對輸入數(shù)據(jù)的蝶型運(yùn)算，運(yùn)算RAM作為FFT的中間數(shù)據(jù)緩存。蝶型運(yùn)算器輸入數(shù)據(jù)為A=Ap+Aqj，B=Bp+Bqj，旋轉(zhuǎn)因子W rN=Wp+Wqj，蝶型運(yùn)算輸出如式（3）所示。根據(jù)式（3），蝶型運(yùn)算器可由一個(gè)復(fù)數(shù)乘法和兩個(gè)復(fù)數(shù)加（減）法器組成。為了提高運(yùn)算速度采用并行運(yùn)算，用四個(gè)實(shí)數(shù)乘法器、三個(gè)實(shí)數(shù)加法器、三個(gè)實(shí)數(shù)減法器組成。蝶型運(yùn)算器實(shí)現(xiàn)框圖如圖5所示。蝶型運(yùn)算各個(gè)模塊利用MAX+plusⅡ開發(fā)軟件中所提供的宏單元生成。

圖5 蝶形運(yùn)算器

運(yùn)算RAM1和運(yùn)算RAM2作為FFT的中間數(shù)據(jù)緩存。兩塊RAM交替作為數(shù)據(jù)讀出和運(yùn)算結(jié)果寫入單元，直到第6級蝶型運(yùn)算完成。

1.8 旋轉(zhuǎn)因子存儲單元

旋轉(zhuǎn)因子存儲單元，存儲FFT運(yùn)算所需要的旋轉(zhuǎn)因子WrN，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。旋轉(zhuǎn)因子先在Matlab中分實(shí)部和虛部產(chǎn)生，轉(zhuǎn)化成16位定點(diǎn)數(shù)，并將結(jié)果保存成hex文件格式。利用MAX+plusII軟件提供的ROM宏模塊 “l(fā)pm_rom”產(chǎn)生兩個(gè)（N/2）×16 b的ROM，并分別用旋轉(zhuǎn)因子實(shí)部和虛部對應(yīng)的hex文件對兩個(gè)ROM初始化，這樣旋轉(zhuǎn)因子的值就固化在了FPGA中。對應(yīng)不同級的蝶型運(yùn)算，地址產(chǎn)生器產(chǎn)生相應(yīng)的地址送給ROM將旋轉(zhuǎn)因子讀出。

1.9 地址產(chǎn)生單元

地址產(chǎn)生單元產(chǎn)生蝶型運(yùn)算兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子的地址。實(shí)現(xiàn)的方法是根據(jù)地址產(chǎn)生的算法，通過邏輯運(yùn)算產(chǎn)生。前面已介紹本設(shè)計(jì)FFT實(shí)現(xiàn)結(jié)構(gòu)為同址運(yùn)算，即蝶型運(yùn)算的結(jié)果仍然寫回輸入數(shù)據(jù)讀出單元。因此，將讀數(shù)據(jù)地址延遲若干時(shí)鐘周期，就可作為運(yùn)算結(jié)果寫入地址。對于N點(diǎn)FFT運(yùn)算，用m∈（0∧log2N-1），n∈（0∧N/2-1）表示第m級的第n個(gè)蝶型運(yùn)算。addr_A，addr_B（addr_A

（4）

式中：（n/2m）×2m+1描述為將n的低m位清零，再左移一位。n%2m描述為取n的低m位。蝶型運(yùn)算所對應(yīng)的旋轉(zhuǎn)因子存儲器入口地址設(shè)為addr_w，對于N點(diǎn)FFT共需要N/2個(gè)旋轉(zhuǎn)因子，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。根據(jù)第m級蝶型運(yùn)算所需旋轉(zhuǎn)因子的排列規(guī)律，旋轉(zhuǎn)因子存儲器入口地址應(yīng)為：

addr_w=（n×2（log2N-1-m））（N/2） （5）

64點(diǎn)FFT旋轉(zhuǎn)因子有32個(gè)，共需要5位表示地址。第m級、第n個(gè)蝶型運(yùn)算的旋轉(zhuǎn)因子地址可由邏輯移位的方法快速得到。將n（5位）左移位（5-m），低位補(bǔ)0，得到了在（0～31）中的addr_w。

1.10 塊浮點(diǎn)單元

塊浮點(diǎn)單元的實(shí)現(xiàn)思路是每級蝶型運(yùn)算結(jié)果動(dòng)態(tài)擴(kuò)展但最大擴(kuò)展2位。塊浮點(diǎn)單元對蝶型運(yùn)算結(jié)果的高3位進(jìn)行檢測，判斷當(dāng)前結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)，記錄當(dāng)前級的最大擴(kuò)展位數(shù)。下一級蝶型運(yùn)算時(shí)，根據(jù)前一級的最大擴(kuò)展位數(shù)，對讀出的數(shù)據(jù)進(jìn)行定標(biāo)，選取數(shù)據(jù)送入蝶型運(yùn)算器。塊浮點(diǎn)單元將每一級運(yùn)算結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)進(jìn)行累加，和FFT運(yùn)算結(jié)果一同輸出。

1.11 FFT處理器功能仿真與設(shè)計(jì)驗(yàn)證

仿真結(jié)果如圖6所示：

由仿真結(jié)果可以看出，該FFT處理器為串行流水線結(jié)構(gòu)，各級運(yùn)算模塊沒有實(shí)現(xiàn)并行運(yùn)行。

圖6 時(shí)序仿真圖

2 實(shí)驗(yàn)情況記錄

為驗(yàn)證仿真結(jié)果的正確性，采用上述方法實(shí)現(xiàn)256點(diǎn)FFT處理器，同時(shí)為提高精度將輸入數(shù)據(jù)的實(shí)部和虛部采用16位二進(jìn)制數(shù)。對函數(shù)：

x=cos（200πt）+cos（400π）

以120 MHz的頻率進(jìn)行抽樣，取256點(diǎn)作為FFT處理器輸入數(shù)據(jù)進(jìn)行快速傅里葉變換，并將其輸出結(jié)果與Matlab結(jié)果進(jìn)行比較，結(jié)果如圖7～圖9所示。

圖7 抽樣函數(shù)及Matlab計(jì)算頻譜

圖8 FPGA計(jì)算頻譜

圖9 各采樣點(diǎn)相對誤差

3 結(jié) 語

由于處理器采用定點(diǎn)運(yùn)算，在進(jìn)行乘法和加法運(yùn)算時(shí)不可避免地造成一定誤差，尤其是在功率譜接近零值的這些點(diǎn)上，相對誤差較大，但是在我們更為關(guān)心的功率譜幅值點(diǎn)上，相對誤差僅為1%上下，完全可以滿足大多數(shù)應(yīng)用對于運(yùn)算精度的要求。

參考文獻(xiàn)

[1]張輝. 張記龍.基-2 FFT處理器的FPGA實(shí)現(xiàn)[J].計(jì)算機(jī)與現(xiàn)代化.2009（9）：154-157.

[2]程佩青.數(shù)字信號處理教程[M].3版.北京：清華大學(xué)出版社，2007.

[3]袁俊泉.孫敏琪.曹瑞.Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用[M].西安：西安電子科技大學(xué)出版社，2002.

[4]謝彥林.可變點(diǎn)流水線結(jié)構(gòu)FFT處理器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)[D].西安：西安電子科技大學(xué)，2007.

[5]云霄.可配置FFT/IFFT處理器的設(shè)計(jì)及其FPGA構(gòu)造[D].西安：西安電子科技大學(xué)，2009.

[6]蔡可紅.基于FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn)[D].南京：南京理工大學(xué)，2006.

1.6 數(shù)據(jù)接收單元

數(shù)據(jù)接收單元主要功能是按幀接收外部數(shù)據(jù)，并將每幀數(shù)據(jù)按碼位倒置的順序乒乓存入接收RAM1或接收RAM2。中央控制單元交替的對接收RAM中的數(shù)據(jù)進(jìn)行處理，當(dāng)中央控制單元將接收RAM1中的數(shù)據(jù)取出，經(jīng)過蝶型運(yùn)算，結(jié)果存入運(yùn)算RAM1的同時(shí)上一幀數(shù)據(jù)的FFT運(yùn)算結(jié)果從運(yùn)算RAM2取出。接收RAM用FPGA的片上雙口RAM實(shí)現(xiàn)，接收單元控制寫端口，中心控制單元控制讀端口。

1.7 運(yùn)算單元

運(yùn)算單元由蝶型運(yùn)算器和運(yùn)算RAM組成。蝶型運(yùn)算器完成對輸入數(shù)據(jù)的蝶型運(yùn)算，運(yùn)算RAM作為FFT的中間數(shù)據(jù)緩存。蝶型運(yùn)算器輸入數(shù)據(jù)為A=Ap+Aqj，B=Bp+Bqj，旋轉(zhuǎn)因子W rN=Wp+Wqj，蝶型運(yùn)算輸出如式（3）所示。根據(jù)式（3），蝶型運(yùn)算器可由一個(gè)復(fù)數(shù)乘法和兩個(gè)復(fù)數(shù)加（減）法器組成。為了提高運(yùn)算速度采用并行運(yùn)算，用四個(gè)實(shí)數(shù)乘法器、三個(gè)實(shí)數(shù)加法器、三個(gè)實(shí)數(shù)減法器組成。蝶型運(yùn)算器實(shí)現(xiàn)框圖如圖5所示。蝶型運(yùn)算各個(gè)模塊利用MAX+plusⅡ開發(fā)軟件中所提供的宏單元生成。

圖5 蝶形運(yùn)算器

運(yùn)算RAM1和運(yùn)算RAM2作為FFT的中間數(shù)據(jù)緩存。兩塊RAM交替作為數(shù)據(jù)讀出和運(yùn)算結(jié)果寫入單元，直到第6級蝶型運(yùn)算完成。

1.8 旋轉(zhuǎn)因子存儲單元

旋轉(zhuǎn)因子存儲單元，存儲FFT運(yùn)算所需要的旋轉(zhuǎn)因子WrN，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。旋轉(zhuǎn)因子先在Matlab中分實(shí)部和虛部產(chǎn)生，轉(zhuǎn)化成16位定點(diǎn)數(shù)，并將結(jié)果保存成hex文件格式。利用MAX+plusII軟件提供的ROM宏模塊 “l(fā)pm_rom”產(chǎn)生兩個(gè)（N/2）×16 b的ROM，并分別用旋轉(zhuǎn)因子實(shí)部和虛部對應(yīng)的hex文件對兩個(gè)ROM初始化，這樣旋轉(zhuǎn)因子的值就固化在了FPGA中。對應(yīng)不同級的蝶型運(yùn)算，地址產(chǎn)生器產(chǎn)生相應(yīng)的地址送給ROM將旋轉(zhuǎn)因子讀出。

1.9 地址產(chǎn)生單元

地址產(chǎn)生單元產(chǎn)生蝶型運(yùn)算兩個(gè)輸入數(shù)據(jù)和旋轉(zhuǎn)因子的地址。實(shí)現(xiàn)的方法是根據(jù)地址產(chǎn)生的算法，通過邏輯運(yùn)算產(chǎn)生。前面已介紹本設(shè)計(jì)FFT實(shí)現(xiàn)結(jié)構(gòu)為同址運(yùn)算，即蝶型運(yùn)算的結(jié)果仍然寫回輸入數(shù)據(jù)讀出單元。因此，將讀數(shù)據(jù)地址延遲若干時(shí)鐘周期，就可作為運(yùn)算結(jié)果寫入地址。對于N點(diǎn)FFT運(yùn)算，用m∈（0∧log2N-1），n∈（0∧N/2-1）表示第m級的第n個(gè)蝶型運(yùn)算。addr_A，addr_B（addr_A

（4）

式中：（n/2m）×2m+1描述為將n的低m位清零，再左移一位。n%2m描述為取n的低m位。蝶型運(yùn)算所對應(yīng)的旋轉(zhuǎn)因子存儲器入口地址設(shè)為addr_w，對于N點(diǎn)FFT共需要N/2個(gè)旋轉(zhuǎn)因子，W rN=e（-j2π/N）r （r=0，1，…，N/2-1）。根據(jù)第m級蝶型運(yùn)算所需旋轉(zhuǎn)因子的排列規(guī)律，旋轉(zhuǎn)因子存儲器入口地址應(yīng)為：

addr_w=（n×2（log2N-1-m））（N/2） （5）

64點(diǎn)FFT旋轉(zhuǎn)因子有32個(gè)，共需要5位表示地址。第m級、第n個(gè)蝶型運(yùn)算的旋轉(zhuǎn)因子地址可由邏輯移位的方法快速得到。將n（5位）左移位（5-m），低位補(bǔ)0，得到了在（0～31）中的addr_w。

1.10 塊浮點(diǎn)單元

塊浮點(diǎn)單元的實(shí)現(xiàn)思路是每級蝶型運(yùn)算結(jié)果動(dòng)態(tài)擴(kuò)展但最大擴(kuò)展2位。塊浮點(diǎn)單元對蝶型運(yùn)算結(jié)果的高3位進(jìn)行檢測，判斷當(dāng)前結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)，記錄當(dāng)前級的最大擴(kuò)展位數(shù)。下一級蝶型運(yùn)算時(shí)，根據(jù)前一級的最大擴(kuò)展位數(shù)，對讀出的數(shù)據(jù)進(jìn)行定標(biāo)，選取數(shù)據(jù)送入蝶型運(yùn)算器。塊浮點(diǎn)單元將每一級運(yùn)算結(jié)果動(dòng)態(tài)范圍擴(kuò)展位數(shù)進(jìn)行累加，和FFT運(yùn)算結(jié)果一同輸出。

1.11 FFT處理器功能仿真與設(shè)計(jì)驗(yàn)證

仿真結(jié)果如圖6所示：

由仿真結(jié)果可以看出，該FFT處理器為串行流水線結(jié)構(gòu)，各級運(yùn)算模塊沒有實(shí)現(xiàn)并行運(yùn)行。

圖6 時(shí)序仿真圖

2 實(shí)驗(yàn)情況記錄

為驗(yàn)證仿真結(jié)果的正確性，采用上述方法實(shí)現(xiàn)256點(diǎn)FFT處理器，同時(shí)為提高精度將輸入數(shù)據(jù)的實(shí)部和虛部采用16位二進(jìn)制數(shù)。對函數(shù)：

x=cos（200πt）+cos（400π）

以120 MHz的頻率進(jìn)行抽樣，取256點(diǎn)作為FFT處理器輸入數(shù)據(jù)進(jìn)行快速傅里葉變換，并將其輸出結(jié)果與Matlab結(jié)果進(jìn)行比較，結(jié)果如圖7～圖9所示。

圖7 抽樣函數(shù)及Matlab計(jì)算頻譜

圖8 FPGA計(jì)算頻譜

圖9 各采樣點(diǎn)相對誤差

3 結(jié) 語

由于處理器采用定點(diǎn)運(yùn)算，在進(jìn)行乘法和加法運(yùn)算時(shí)不可避免地造成一定誤差，尤其是在功率譜接近零值的這些點(diǎn)上，相對誤差較大，但是在我們更為關(guān)心的功率譜幅值點(diǎn)上，相對誤差僅為1%上下，完全可以滿足大多數(shù)應(yīng)用對于運(yùn)算精度的要求。

參考文獻(xiàn)

[1]張輝. 張記龍.基-2 FFT處理器的FPGA實(shí)現(xiàn)[J].計(jì)算機(jī)與現(xiàn)代化.2009（9）：154-157.

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[4]謝彥林.可變點(diǎn)流水線結(jié)構(gòu)FFT處理器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)[D].西安：西安電子科技大學(xué)，2007.

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