基于FPGA和DDS的質(zhì)子同步加速器共振慢引出信號(hào)源設(shè)計(jì)

童 金 谷 鳴 袁啟兵 劉永芳

1（中國(guó)科學(xué)院上海應(yīng)用物理研究所 嘉定園區(qū) 上海 201800）

2（中國(guó)科學(xué)院大學(xué) 北京 100049）

質(zhì)子束流在人體組織內(nèi)的劑量分布呈現(xiàn) Bragg峰特性，這比傳統(tǒng)意義上的利用 X或g射線治療體內(nèi)癌癥細(xì)胞具有更少的正常肌體損傷[1]，近 20年來(lái)，質(zhì)子治療技術(shù)在發(fā)達(dá)國(guó)家發(fā)展迅速。上海聯(lián)合投資有限公司、中國(guó)科學(xué)院上海應(yīng)用物理研究所及上海瑞金醫(yī)院正聯(lián)合推進(jìn)國(guó)內(nèi)首臺(tái)質(zhì)子治療裝置的研制工作。本文重點(diǎn)關(guān)注裝置中同步加速器驅(qū)動(dòng)信號(hào)源產(chǎn)生機(jī)制。

從同步加速器存儲(chǔ)環(huán)中引出用于癌癥治療的質(zhì)子束流主要有兩種方法：一是保持質(zhì)子束流運(yùn)行狀態(tài)不變，逐步縮小由加速器lattice結(jié)構(gòu)決定的穩(wěn)定區(qū)域，使束流越出穩(wěn)定邊界，從而進(jìn)入共振態(tài)；二是保持同步加速器的lattice參數(shù)不變，即加速器的穩(wěn)定區(qū)域不變，改變束流運(yùn)行狀態(tài)tune值，實(shí)現(xiàn)共振。兩種情況下的粒子進(jìn)入共振態(tài)以后，其振幅均呈指數(shù)式增長(zhǎng)，當(dāng)振幅達(dá)到一定值就可以被切割器分離引出[2]。

射頻橫向激勵(lì)引出是一種典型的改變束流運(yùn)行狀態(tài)實(shí)現(xiàn)慢引出的方式，國(guó)內(nèi)外的應(yīng)用研究在不斷發(fā)展完善。上海質(zhì)子治療裝置也采用射頻橫向激勵(lì)技術(shù)用于質(zhì)子束流的慢引出，本文工作主要就是圍繞該激勵(lì)信號(hào)發(fā)生器的研制展開(kāi)。

事實(shí)上，射頻橫向激勵(lì)信號(hào)應(yīng)設(shè)計(jì)為對(duì)應(yīng)激勵(lì)頻率的調(diào)頻調(diào)幅電場(chǎng)。調(diào)頻的作用是使得儲(chǔ)存環(huán)中質(zhì)子受到的影響各有差異，使得質(zhì)子群盡量均勻地進(jìn)入共振態(tài)，起到對(duì)穩(wěn)定區(qū)內(nèi)質(zhì)子工作點(diǎn)的涂抹作用，改善溢出束流的微觀時(shí)間結(jié)構(gòu)；調(diào)幅的作用是調(diào)節(jié)引出束流的宏觀流強(qiáng)，提供流強(qiáng)的設(shè)定、前饋和反饋等穩(wěn)流通道[3]。一定范圍內(nèi)，電場(chǎng)峰值越大則引出束流越強(qiáng)。引出系統(tǒng)的設(shè)計(jì)框圖如圖1所示。

根據(jù)上海質(zhì)子治療裝置同步加速器物理設(shè)計(jì)參數(shù)，加速器環(huán)周長(zhǎng)R為28.4 m，注入能量為7 MeV，引出能量范圍為 70?250 MeV，引出工作點(diǎn) tune=[1.663 0, 1.394 0]，共振工作點(diǎn)ν=5/3，回旋頻率frev為3.175?4.030 MHz[4]。射頻橫向激勵(lì)信號(hào)頻率和調(diào)制寬度按照如下關(guān)系變化：橫向激勵(lì)頻率fk=0.663×frev=(2.105?2.672) MHz，其中，0.663為引出工作點(diǎn)橫向分量的小數(shù)部分。

儲(chǔ)存束流有一定的能散(Dp/p)，即質(zhì)子有一定的betatron頻率分布。粒子從穩(wěn)定區(qū)中心擴(kuò)散到穩(wěn)定區(qū)邊緣，betatron頻率也隨著改變。激勵(lì)頻率需覆蓋儲(chǔ)存粒子的betatron頻率到共振頻率的范圍，進(jìn)而驅(qū)使穩(wěn)定區(qū)內(nèi)的粒子振幅增大進(jìn)入共振狀態(tài)引出，因此橫向激勵(lì)頻率需滿足一定的調(diào)制帶寬。

激 勵(lì) 頻 率 調(diào) 制 帶 寬 Δfk≈0.0036×frev=11.43?14.51 kHz，其中，0.003 6為共振工作點(diǎn)與引出工作點(diǎn)橫向分量差值。

圖1 射頻橫向激勵(lì)信號(hào)系統(tǒng)設(shè)計(jì)框圖Fig.1 Block diagram of the RF slow_extraction signal.

本文重點(diǎn)關(guān)注激勵(lì)頻率信號(hào)的發(fā)生方法與具體實(shí)現(xiàn)。具體來(lái)說(shuō)，是要產(chǎn)生中心頻率（MHz量級(jí)）和帶寬（kHz量級(jí)）均在線可調(diào)的信號(hào)源作為激勵(lì)信號(hào)。上海質(zhì)子裝置設(shè)計(jì)采用在設(shè)定帶寬內(nèi)頻率隨機(jī)變化的信號(hào)作為激勵(lì)源。

1 質(zhì)子同步加速器共振慢引出信號(hào)源方案選擇

前文已經(jīng)確定了激勵(lì)信號(hào)的調(diào)頻部分參數(shù)，回歸到電子學(xué)，需要研制能產(chǎn)生滿足條件的信號(hào)發(fā)生平臺(tái)，首先需要確定的是信號(hào)源系統(tǒng)的方案選擇。

實(shí)施鄉(xiāng)村振興戰(zhàn)略，是黨中央深刻把握世情黨情國(guó)情農(nóng)情，著眼于黨和國(guó)家事業(yè)全局，著眼于決勝全面小康、建設(shè)社會(huì)主義現(xiàn)代化強(qiáng)國(guó)作出的重大戰(zhàn)略決策。這是因?yàn)樵谶@一偉大跨越過(guò)程中，最艱巨最繁重的任務(wù)在農(nóng)村，最廣泛最深厚的基礎(chǔ)在農(nóng)村，最大的潛力和后勁也在農(nóng)村。要解決社會(huì)主要矛盾、實(shí)現(xiàn)“兩個(gè)一百年”奮斗目標(biāo)，實(shí)現(xiàn)全體人民共同富裕，必然要將鄉(xiāng)村振興落到實(shí)處。

1.1 基于壓頻轉(zhuǎn)換器件的信號(hào)源方案

首先考慮壓控晶體振蕩器VCXO、壓控振蕩器VCO及 V/F電壓頻率轉(zhuǎn)換器等模擬壓頻轉(zhuǎn)換器件用于頻率信號(hào)合成，但這些方案存在模塊眾多且多為模擬電路，易受干擾，系統(tǒng)精度不易控，頻偏較大等突出問(wèn)題。

1.2 基于直接數(shù)字頻率合成器的信號(hào)源方案

考慮到模擬調(diào)制方案中存在諸多弊端，采用直接數(shù)字頻率合成技術(shù)用于信號(hào)源合成。這是一種全數(shù)字化方式，直接數(shù)字頻率合成器(Direct Digital Synthesizer, DDS)的原理框圖如圖2所示。

圖2 DDS原理框圖Fig.2 Theoretical diagram of direct digital frequency synthesis.

圖2 中相位累加器(Accumulator)可在每個(gè)時(shí)鐘上升沿將頻率控制字決定的相位增量累加一次，正弦查詢(xún)表用于實(shí)現(xiàn)從相位累加器輸出的相位值到正弦幅度值的轉(zhuǎn)換，后續(xù) DAC將數(shù)字量化正弦幅度值轉(zhuǎn)變?yōu)槟M量，最后由低通濾波器輸出純凈的正弦信號(hào)。圖2中，fout為輸出信號(hào)的頻率，fsysclk為系統(tǒng)時(shí)鐘頻率，N為累加器的位數(shù)，F(xiàn)TW (frequency turn word)是頻率控制字。

一般情況下有：

當(dāng)FTW取1時(shí)：

為該DDS的頻率分辨率。當(dāng)fsysclk為100 MHz且累加器位數(shù)為32位時(shí)，分辨率為0.023 3 Hz，可見(jiàn)頻率精度很高。

圖3展示的是基于FPGA和DDS的信號(hào)源系統(tǒng)方案。FPGA對(duì)DDS配置控制高精度頻率信號(hào)輸出；同時(shí)，F(xiàn)PGA內(nèi)部PLL生成高穩(wěn)定度參考頻率提供給DDS作為時(shí)鐘頻率。隨機(jī)信號(hào)的產(chǎn)生是為了保證頻率變化的隨機(jī)性。該方案的優(yōu)點(diǎn)在于 FPGA編程即可靈活實(shí)現(xiàn)諸如鋸齒波調(diào)制、正弦波調(diào)制等多種調(diào)制方式且DDS輸出頻率精度很高。缺點(diǎn)在于DDS合成需求頻譜成分時(shí)會(huì)產(chǎn)生很多高頻鏡像諧波干擾[5]，必須設(shè)計(jì)相應(yīng)的低通濾波器予以阻隔。

圖3 基于直接數(shù)字頻率合成器的頻率調(diào)制方案Fig.3 Scheme based on direct digital frequency synthesis.

2 基于DDS的信號(hào)發(fā)生

圖3方案中，F(xiàn)PGA用于對(duì)DDS模塊的控制和配置，而DDS模塊則用于產(chǎn)生高精度的頻率信號(hào)。考慮到在板資源及接口拓展等方面的因素，F(xiàn)PGA開(kāi)發(fā)板選擇Altera公司的DE2-115，其核心芯片為Cyclone IV系列的 EP4CE115F29，主時(shí)鐘為50MHz；DDS則選用ADI公司的直接數(shù)字頻率合成器評(píng)估板AD9910/PCBZ。

2.1 FPGA與DDS板間通信控制

AD9910確定選取單頻調(diào)制模式，且兩板之間采用SPI通信協(xié)議進(jìn)行通信[6]。DDS開(kāi)發(fā)板中有SPI通信接口，F(xiàn)PGA開(kāi)發(fā)板可用GPIO口模擬SPI通信口。

AD9910串行端口是一種靈活的同步串行通訊端口。此接口可進(jìn)行讀/寫(xiě)操作，訪問(wèn)所有AD9910配置寄存器。我們選用簡(jiǎn)便的2線SPI通信模式，僅需設(shè)置AD9910中地址為0X00的控制功能寄存器1(CFR1)的bit1位為0即可。其工作時(shí)序如圖4所示。

圖4 FPGA與DDS板間通訊時(shí)序Fig.4 Time sequence for communication between FPGA and DDS.

選定DDS的外部參考頻率fsysclk為100 MHz，確定FPGA與DDS的通信控制流程如下所述：

(1) 首先對(duì) DDS初始化，M_RST高電平主機(jī)復(fù)位將所有寄存器恢復(fù)默認(rèn)值；然后設(shè)置 Profile 0?2為000選定單頻模式下的profile0。

(2) CS使能令串口傳輸端口有效，設(shè)置CFR1為0X0041_0000，即令反SINC濾波器有效和選擇DDS正弦輸出，同時(shí)配置SDIO引腳為雙向操作且串行I/O端口為MSB格式優(yōu)先。

(3) 根據(jù)式(1)中輸出頻率與系統(tǒng)時(shí)鐘頻率及頻率控制字的關(guān)系，推算出輸出2 MHz正弦信號(hào)對(duì)應(yīng)的頻率控制字為0X 051EB852；以此類(lèi)推，可以推算出其他頻率點(diǎn)所對(duì)應(yīng)的頻率控制字；將不同的頻率控制字依次寫(xiě)入串行端口緩沖器。

(4) 利用 IO_UPDATE信號(hào)將當(dāng)次所寫(xiě)頻率控制字推送至有效寄存器，若已完成所有寫(xiě)操作，退出返回；否則，進(jìn)入(3)繼續(xù)執(zhí)行。

按照此工作流程，在Quartus II編程環(huán)境中，結(jié)合有限狀態(tài)機(jī)思想，利用Verilog HDL語(yǔ)言編寫(xiě)軟件代碼，調(diào)試成功并定義好引腳文件后，下載至FPGA開(kāi)發(fā)板運(yùn)行，生成的模塊設(shè)計(jì)文件如圖5。

圖5 DDS控制器的模塊化框圖Fig.5 Block design file of the DDS controller.

2.2 帶限隨機(jī)信號(hào)的生成與應(yīng)用

方案中涉及到隨機(jī)信號(hào)生成的問(wèn)題，這主要是因?yàn)橐?guī)則頻率掃描和多路規(guī)則頻率合成激勵(lì)引出時(shí)，均會(huì)存在一個(gè)固有的干擾頻率[3]，而采用偽隨機(jī)信號(hào)可以消除這種干擾。系統(tǒng)輸出頻率點(diǎn)雖在一定范圍內(nèi)隨機(jī)變化，但其頻率變化不能太快，應(yīng)盡可能“柔和”，保證在1 kHz頻帶范圍內(nèi)。一個(gè)高斯白噪聲經(jīng)過(guò)1 kHz截止頻率的數(shù)字低通濾波器（雙線性Z變換）后的頻譜變得平滑。實(shí)際編程中采用的是用偽隨機(jī)序列代替高斯噪聲，均值濾波簡(jiǎn)化替代數(shù)字低通濾波器。

2.3 輸出信號(hào)平滑濾波

DDS輸出有高頻鏡像諧波且頻率變化容易產(chǎn)生高頻干擾，所以AD9910/PCBZ開(kāi)發(fā)板信號(hào)輸出通道設(shè)計(jì)有截止頻率為400 MHz的7階p型巴特沃斯低通濾波器。但本系統(tǒng)涉及的最高頻率僅為2.67MHz，遠(yuǎn)低于原設(shè)計(jì)截止頻率值。為了更精確地獲得輸出信號(hào)，我們重新設(shè)計(jì)了 AD9910/PCBZ開(kāi)發(fā)板上無(wú)源低通濾波電路參數(shù)，使其3 dB截止頻率為6 MHz，使輸出端口的諧波成分得到最大程度的抑制從而保證信號(hào)質(zhì)量。

2.4 信號(hào)生成與評(píng)價(jià)

綜合考慮前述關(guān)鍵點(diǎn)，基于 DE2-115與AD9910/PCBZ開(kāi)發(fā)平臺(tái)，利用FPGA內(nèi)部PLL提供100 MHz精準(zhǔn)頻率作為DDS系統(tǒng)時(shí)鐘頻率，向profile0的寫(xiě)入頻率控制字 0X06C8_B439，對(duì)應(yīng)頻率值2.65 MHz，觀察Agilent 4395A頻譜儀中信號(hào)輸出，可以看到一個(gè)高穩(wěn)定度的2.65 MHz正弦波信號(hào)。圖6即為輸出信號(hào)的頻域圖，從圖6中可以看出，在2.65 MHz的標(biāo)記點(diǎn)，信號(hào)質(zhì)量好于80 dB。

同樣的，在FPGA的頻率合成控制下，將頻率控制字0X05638866?0X06D71F37隨機(jī)地向profile0寫(xiě)入，并不斷用IO_UPDATE信號(hào)將其推送至有效寄存器。

同樣用Agilent 4395A頻譜儀觀測(cè)信號(hào)輸出，可以觀察到圖 7的輸出調(diào)制范圍為 2.105?2.672MHz的頻率信號(hào)。簡(jiǎn)單分析可知，頻率控制字0X05638866?0X06D71F37就實(shí)現(xiàn)了目標(biāo)頻率的全覆蓋。

圖7 一定調(diào)制帶寬的信號(hào)源實(shí)測(cè)圖Fig.7 Frequency signal with a setting bandwidth.

3 結(jié)語(yǔ)

利用FPGA和DDS搭建驅(qū)動(dòng)信號(hào)發(fā)生平臺(tái)，實(shí)現(xiàn)了高精度且調(diào)制帶寬設(shè)置靈活的頻率信號(hào)源。在實(shí)現(xiàn)高精度單頻信號(hào)的基礎(chǔ)上，合理調(diào)整輸入頻率控制字FTW的內(nèi)容，即可得到帶寬調(diào)制信號(hào)源。以上闡述的只是調(diào)頻信號(hào)的產(chǎn)生機(jī)制。事實(shí)上，調(diào)幅信號(hào)也是可以由控制AD9910中地址為0X09的14-bit振幅比例因子寄存器實(shí)現(xiàn)。該調(diào)頻調(diào)幅信號(hào)再經(jīng)放大成為峰峰值為600 V，3 dB帶寬為6 MHz的功率信號(hào)，即可驅(qū)動(dòng)存儲(chǔ)環(huán)中的Kicker，實(shí)現(xiàn)質(zhì)子束流慢引出。由輸出結(jié)果可以看到，F(xiàn)PGA在控制上展現(xiàn)了很大的靈活性，而DDS在信號(hào)質(zhì)量上很有優(yōu)勢(shì)。

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