基于0.18μm CMOS高壓工藝的低壓器件優(yōu)化設(shè)計(jì)

朱 琪，華夢琪，宣志斌，張又丹

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 引言

近年來，各種功率MOS器件層出不窮，由于其具有開關(guān)速度快、輸入阻抗高、熱穩(wěn)定性好，高可靠性等優(yōu)點(diǎn)，在應(yīng)用中取代了許多雙極型功率器件，在國內(nèi)IC制造領(lǐng)域得到了廣泛的應(yīng)用。其特殊的工藝特點(diǎn)推動了電力電子技術(shù)的迅猛發(fā)展。

現(xiàn)代工藝技術(shù)通過把高耐壓的HVMOS、LDMOS器件和數(shù)字CMOS 控制器件以及BIPOLAR模擬器件集成在一起，形成HVLDMOS、BICMOS或BCD工藝，為各種驅(qū)動設(shè)計(jì)提供便捷的工藝平臺。隨著應(yīng)用領(lǐng)域的擴(kuò)展，常規(guī)CMOS低壓器件的局限性與高壓器件的兼容性等問題越來越突出，亟待有效解決方案出臺。本文從版圖的角度提出了優(yōu)化設(shè)計(jì)方案，解決了在0.18 μm工藝平臺下高低壓器件間的兼容性問題。

2 工藝選擇

普通CMOS晶體管可傳導(dǎo)大電流，但工作電壓有限制。雙擴(kuò)散MOS或DMOS（Double Diffused Mosfet）晶體管器件結(jié)構(gòu)緊密，可承受大電流和大電壓。隨著橫向DMOS晶體管的發(fā)展及Resurf技術(shù)進(jìn)步，許多工藝都提供雙擴(kuò)散MOS或DMOS晶體管作為工藝擴(kuò)展，橫向DMOS晶體管已經(jīng)成為15 V及以上功率器件的首選。

本電路中的電源最高為±15 V，基于電路的工作電壓較高，考慮采用DMOS器件，并在30 V耐壓的前提下比較1 mm2面積內(nèi)DMOS器件的導(dǎo)通電阻Ron大小來決定工藝的選擇；對于數(shù)字CMOS控制器件的選擇，要求高壓器件的寬長可調(diào)，Ron和BVds都符合本電路的性能要求，并且要求設(shè)計(jì)中可以自由選擇HVMOS、LDMOS類高壓器件。高壓工藝為了實(shí)現(xiàn)高壓器件的高耐壓特性，并兼容特定的CMOS低壓器件，高壓器件與低壓器件的版圖設(shè)計(jì)都有特定的設(shè)計(jì)標(biāo)準(zhǔn)，晶圓廠家一般都是根據(jù)工藝條件進(jìn)行規(guī)范參數(shù)設(shè)計(jì)，不可隨意更改。雖然可以通過采用集成進(jìn)諸如外延[1]等復(fù)雜的工藝技術(shù)來實(shí)現(xiàn)工藝集成，獲得優(yōu)越的器件性能，但這勢必增加工藝復(fù)雜度和生產(chǎn)成本，故不考慮使用外延片。此外綜合考慮芯片面積要求及封裝要求，最后選用了普通SMIC 0.18 μm 40 V HV-LDMOS工藝進(jìn)行設(shè)計(jì)。

3 設(shè)計(jì)中面臨的問題

高壓工藝設(shè)計(jì)時，需要性能優(yōu)良的器件，同時也需要工藝能整合出可塑性的器件，方便設(shè)計(jì)時靈活應(yīng)用。但為了降低成本，設(shè)計(jì)中選擇的是SMIC 0.18 μm 40 V HV-LDMOS工藝，且為不帶外延的High Voltage工藝，工藝中LDMOS器件結(jié)構(gòu)通過自身的高壓阱實(shí)現(xiàn)了電位隔離和40 V的耐壓；CMOS低壓器件應(yīng)用了浮動盆結(jié)構(gòu)，使器件源端與襯底之間可以引入不同電位。但是該工藝是SMIC基于P型襯底接0 V的基礎(chǔ)上，配合端口設(shè)計(jì)需要用到HV device器件而開發(fā)的高壓工藝。所以針對該項(xiàng)目多電源、多電壓的轉(zhuǎn)換，低壓器件應(yīng)用時產(chǎn)生了局限性。目前P襯底接VCC-（-15 V），電源接VCC+（+15 V），可獲得最高壓差30 V，5 V低壓器件的最高壓差只可達(dá)20 V。

典型電路見圖1，這是一個線形穩(wěn)壓器的電路圖，由運(yùn)放①、調(diào)整管②和分壓電阻③組成。其功能是利用一個15 V左右的電壓生成5 V的穩(wěn)恒電壓。運(yùn)放的作用是采樣穩(wěn)壓器輸出，形成負(fù)反饋，調(diào)節(jié)調(diào)整管得到穩(wěn)定的輸出電壓。調(diào)整管為大尺寸的高壓管，接成源極跟隨器形式。運(yùn)放的正端接入來自帶隙基準(zhǔn)的輸出電壓。該運(yùn)放為單級共源共柵運(yùn)放，具有增益高、穩(wěn)定性好、功耗低的特點(diǎn)，不足之處為消耗的電壓過大，正好適用于本電路的應(yīng)用條件。在本電路采用的工藝中，高壓管柵氧較厚，跨導(dǎo)較小，而低壓管具有較好的跨導(dǎo)性能。為增大運(yùn)放的增益，提高系統(tǒng)性能，在保證了安全的電壓工作范圍后，本電路中運(yùn)放的輸入對管采用了低壓管。運(yùn)放輸出端還添加了電阻和電容構(gòu)成的補(bǔ)償結(jié)構(gòu)，通過調(diào)整電阻和電容的取值，調(diào)節(jié)零極點(diǎn)的分布，改善系統(tǒng)的穩(wěn)定性。

而對于此工藝的LDMOS高壓器件來講，可以滿足電特性；但是對于兼容使用的低壓器件來講，壓差20 V超過了此工藝低壓器件的擊穿電壓（見圖2）。

考慮到低壓器件所能承受的橫向和縱向的擊穿電壓特性[2]，而器件的耐壓在30～40 V之間并不是一個特別高的SOA（Safe Operation Area）[3]指標(biāo)，但要在不增加工藝版次與成本的前提下，在同一芯片上實(shí)現(xiàn)多電源、實(shí)現(xiàn)電路的高低壓轉(zhuǎn)換，滿足各種器件的電特性指標(biāo)，對所采用的工藝來說是一個極大的難題，需要從一個全新的角度思考，以期滿足器件的電壓要求。

4 器件的版圖優(yōu)化

在設(shè)計(jì)中，盡量量化、確認(rèn)器件電壓的種類，把器件電壓控制在可應(yīng)用范圍內(nèi)來優(yōu)化高壓器件與低壓器件的兼容性?？紤]到高壓工藝的縱向結(jié)構(gòu)和結(jié)深一般都是不可更改的，并且高壓工藝的縱向擊穿電壓一般比較高，因此從低壓器件入手，考慮低壓器件的橫向擊穿特性，嘗試通過改變低壓器件的橫向阱間距來提高橫向擊穿電壓，使得低壓器件的橫向與縱向的擊穿電壓特性都能滿足最高壓差20 V的要求。因此在設(shè)計(jì)時，把常規(guī)低壓CMOS器件（見圖3），通過添加一個現(xiàn)有的版圖設(shè)計(jì)層次，作為輔助層來調(diào)整低壓器件的版圖設(shè)計(jì)，此輔助層的應(yīng)用是希望最后版圖數(shù)據(jù)根據(jù)mask邏輯運(yùn)算生成所需mask版，且在mask不沖突的前提下，使得數(shù)據(jù)生成后NWELL和PWELL可以有一個較寬的間距，即展寬NWELL與PWELL之間的耗盡層，以便提高5 V器件的橫向擊穿電壓，改進(jìn)后的版圖器件及縱向結(jié)構(gòu)如圖4、圖5所示。

圖3 5 V NMOS_ isolation和5 V PMOS器件版圖

圖4 改進(jìn)后的5 V NMOS_ isolation和5 V PMOS器件版圖

圖5 NMOS縱向結(jié)構(gòu)示意圖

此設(shè)計(jì)方法的應(yīng)用不需要增加額外的光刻次數(shù)，不增加額外的生產(chǎn)成本，但又滿足了穩(wěn)定的生產(chǎn)和電性能指標(biāo)，同時實(shí)現(xiàn)了低壓器件設(shè)計(jì)上的創(chuàng)新和突破。

5 仿真與流片測試結(jié)果

新的設(shè)計(jì)需要有一系列的數(shù)據(jù)驗(yàn)證，工藝配合設(shè)計(jì)，通過工藝仿真軟件仿真了工藝的可行性，為優(yōu)化版圖設(shè)計(jì)提供了重要的參考數(shù)據(jù)?；贑MOS器件電壓為5 V，NW和Psub的擊穿電壓需要大于20 V，通過TCAD仿真結(jié)果顯示如圖6所示。

PW-DNW-Psub的擊穿電壓需要大于15 V，通過TCAD仿真結(jié)果顯示如圖7。

仿真結(jié)果顯示MVPW-DNW-Psub的Breakdown inVPW可以達(dá)到57 V左右，滿足設(shè)計(jì)要求。采用此設(shè)計(jì)后，該芯片主要性能參數(shù)如表1所示。

表1 芯片實(shí)際測試性能參數(shù)

6 結(jié)論

本文對基于SMIC 0.18 μm 40V HV-LDMOS工藝的CMOS低壓器件的版圖設(shè)計(jì)進(jìn)行了改進(jìn)，通過理論分析、仿真驗(yàn)證、流片測試結(jié)果表明，版圖采用此優(yōu)化設(shè)計(jì)，在±15 V電源下，高壓器件和低壓器件都沒有發(fā)生擊穿漏電現(xiàn)象，電路工作穩(wěn)定、性能可靠，整體性能良好。

[1]朱正涌.半導(dǎo)體集成電路[M].北京：清華大學(xué)出版社，2001.

[2]Alan Hastings.模擬電路板圖的藝術(shù)[M].北京：電子工業(yè)出版社，2007.

[3]P L Hower.Safe Operating Area: a New Frontier in Ldmos Design [C].Proc.14th Int.Symposium on Power Semiconductor Devices and ICs,2002,1-8.