極大規(guī)模集成電路測試技術(shù)發(fā)展

劉遠(yuǎn)華

（上海華嶺集成電路技術(shù)股份有限公司，上海 201203）

1 引言

集成電路工藝進(jìn)步和設(shè)計(jì)技術(shù)發(fā)展促使芯片功能日益復(fù)雜，集成度越來越高，其測試越來越困難。極大規(guī)模集成電路測試的理論與技術(shù)已經(jīng)成為現(xiàn)代集成電路領(lǐng)域中的一個(gè)重要研究方向。

極大規(guī)模集成電路測試技術(shù)的發(fā)展主要延續(xù)兩條路徑，一是對完備性測試技術(shù)的研究開發(fā)，體現(xiàn)了人們對科學(xué)技術(shù)研究和集成電路設(shè)計(jì)、制造及功能、性能盡善盡美的追求；另一條路徑則是不斷研究開發(fā)提高測試質(zhì)量、降低測試成本、提高測試效益的產(chǎn)品化測試技術(shù)。前者主要包括集成電路的評測和芯片測試驗(yàn)證分析，后者主要是產(chǎn)業(yè)化測試生產(chǎn)。而同時(shí)，極大規(guī)模集成電路測試技術(shù)的發(fā)展與整個(gè)產(chǎn)業(yè)鏈的發(fā)展是密不可分的，集成電路測試貫穿設(shè)計(jì)、制造、封裝與應(yīng)用整個(gè)產(chǎn)業(yè)鏈，本文對測試與設(shè)計(jì)、封裝、應(yīng)用等產(chǎn)業(yè)鏈環(huán)節(jié)聯(lián)接的典型技術(shù)一一進(jìn)行了描述。

2 集成電路測試面臨的挑戰(zhàn)

目前中國集成電路產(chǎn)業(yè)思路為以市場應(yīng)用為導(dǎo)向，整機(jī)與芯片聯(lián)動(dòng)[1]。拉動(dòng)產(chǎn)業(yè)發(fā)展的應(yīng)用領(lǐng)域有移動(dòng)互聯(lián)網(wǎng)、物聯(lián)網(wǎng)、可穿戴應(yīng)用等，其引領(lǐng)了集成電路設(shè)計(jì)的發(fā)展。集成電路產(chǎn)品外形上向“輕薄短小”發(fā)展，技術(shù)上主要設(shè)計(jì)趨勢為高速和高集成度[2]。

2.1 高速對測試的挑戰(zhàn)

高速不僅體現(xiàn)在集成電路工作頻率高，同時(shí)也體現(xiàn)在接口單元數(shù)據(jù)速率越來越高，低電壓、高速度是集成電路發(fā)展的一個(gè)典型方向。

表1顯示了Xilinx高速接口目前支持的速率，在計(jì)算、網(wǎng)絡(luò)、消費(fèi)電子領(lǐng)域，多種Gbps/GHz的高速接口不斷發(fā)展，如PCIe、hyper-transport、QPI、GDDR、DisplayPort、DDR、USB、Infiniband、SATA、SAS、Fiber channel、Gigabit Ethernet、XAUI、SONET、OTU和OIF/CEI等均得到廣泛應(yīng)用。高速串行和差分接口協(xié)議的發(fā)展又推動(dòng)了DFT設(shè)計(jì)和生產(chǎn)測試技術(shù)的革新。

表1 Xilinx FPGA系列支持高速接口[3]注：*： Gb·s-1；**：發(fā)送與接收結(jié)合；***：在多個(gè)器件系列中收發(fā)器數(shù)量最多。

在過去幾年，業(yè)內(nèi)領(lǐng)先的測試技術(shù)研發(fā)機(jī)構(gòu)均針對高速接口推出了相應(yīng)的高速串行鏈路測試解決方案，如美國泰瑞達(dá)公司的ULTRA SERIAL10G、SB6G、日本愛德萬公司T2000 HSDM3、V93000 Smart Scale等。到目前來講，應(yīng)該說10 Gbps左右的高速接口已有了完善的測試解決方案，但是由于上述技術(shù)本身主要基于仿真應(yīng)用場景和應(yīng)用功能測試的指導(dǎo)思想，往往落后于當(dāng)前市場更高端芯片的測試需求，因此在大量技術(shù)研發(fā)實(shí)踐的基礎(chǔ)上，目前高速、高精度集成電路的生產(chǎn)測試解決方案更多的是從集成芯片DFT設(shè)計(jì)的內(nèi)部數(shù)字回環(huán)、輔以DFT的數(shù)字回環(huán)、外部連線回環(huán)、外部有源回環(huán)和芯片外部ATE專用測試選件、測試模塊、測試負(fù)載板等方面進(jìn)行系統(tǒng)考慮，權(quán)衡測試用戶要求、性能、成本和研發(fā)時(shí)間等，提出成套測試解決方案。

2.2 高集成度對測試的挑戰(zhàn)

隨著可穿戴、智能移動(dòng)終端的發(fā)展，高集成度順應(yīng)了集成電路“輕薄短小”的趨勢，用盡可能小的空間、盡可能低的功耗，低成本實(shí)現(xiàn)產(chǎn)品功能和性能的優(yōu)化是集成電路設(shè)計(jì)領(lǐng)域的發(fā)展趨勢。SOC（系統(tǒng)級芯片）和SiP（系統(tǒng)級封裝）芯片是達(dá)到這一目標(biāo)的兩條不同途徑。無論在SoC還是SiP技術(shù)中，眾多新興技術(shù)均列入集成IP核范疇，如MEMS、光電轉(zhuǎn)換等，即使是傳統(tǒng)的集成IP，如邏輯、存儲(chǔ)器、IO、模擬/混合信號、射頻IP，其技術(shù)復(fù)雜度或性能與以往相比也有較大的革新，如邏輯IP中CPU向多核心體系發(fā)展；嵌入存儲(chǔ)器的容量和性能得到較大提升；輸入輸出IO的類型不斷豐富、帶寬不斷提高；模擬/混合信號集成的模數(shù)/數(shù)模轉(zhuǎn)換器無論是分辨率、轉(zhuǎn)換速率、性能均有提高；射頻IP也向更高載波頻率和性能發(fā)展。

集成電路測試面對集成度越來越高的情況，首先對DFT技術(shù)提出新的要求，數(shù)字DFT相對成熟，但在現(xiàn)在如此高集成度的情況下，DFT不但要偵測出失效、還需要定位失效，而對模擬/混合/射頻的DFT需求就更為迫切，因?yàn)槟壳吧腥狈^完善的模擬/混合/射頻的DFT方案。同時(shí)，測試在原來的多工位測試上也要有所發(fā)展，必須研發(fā)并發(fā)測試、自適應(yīng)測試等技術(shù)方案。高集成度的集成電路測試變得日益復(fù)雜，需要在測試流程中對芯片進(jìn)行定制或者對芯片進(jìn)行修復(fù)，尤其在SiP（系統(tǒng)級封裝）中，必須在傳統(tǒng)測試中增加新的測試環(huán)節(jié)，如3D封裝測試中mid_bond test和post_bond test環(huán)節(jié)也變得必要[4]，其面臨著測試流程、測試訪問、異構(gòu)堆疊、診斷調(diào)試、功耗等關(guān)鍵性測試挑戰(zhàn)。

2.3 成本對測試的挑戰(zhàn)

隨著我國集成電路進(jìn)入55 nm-40 nm-28 nm技術(shù)領(lǐng)域，芯片產(chǎn)品集成度越來越高，功能性能越來越復(fù)雜，原來復(fù)雜的電子系統(tǒng)變成了現(xiàn)在的單芯片，因此芯片測試的復(fù)雜度極大提高了，使得集成電路測試成本不斷提高。根據(jù)ITRS（國際半導(dǎo)體技術(shù)路線圖）調(diào)查，測試技術(shù)的價(jià)值貢獻(xiàn)最主要在于集成電路產(chǎn)品的質(zhì)量控制和產(chǎn)品良率提升，目前有40%的人認(rèn)為測試成本不斷提高是其最擔(dān)憂因素之一，同時(shí)有85%的人認(rèn)為預(yù)期降低測試成本的技術(shù)是未來最大的挑戰(zhàn)之一。

當(dāng)前影響測試成本的因素主要有昂貴的ATE費(fèi)用和配套接口部件、ATE整體利用效能、測試程序開發(fā)費(fèi)用、測試時(shí)間和故障覆蓋率；同時(shí)可以看到的是集成電路發(fā)展帶來的新缺陷和可靠性成本、新的封裝技術(shù)帶來的測試需求、高速高密度接口持續(xù)提高的成本、數(shù)據(jù)處理方面的成本。目前集成電路測試領(lǐng)域主要應(yīng)對的方案包括并行測試、壓縮芯片引腳數(shù)量以減低對測試通道需求、結(jié)構(gòu)測試、掃描測試、BIST、DFT、并發(fā)測試、自適應(yīng)測試、芯片級全速測試等，正發(fā)展的測試解決方案包括采用更先進(jìn)經(jīng)濟(jì)的嵌入式儀器，如PXI導(dǎo)入[6]，新的連接技術(shù)如無接觸探測方案，系統(tǒng)級測試、容錯(cuò)、測試數(shù)據(jù)服務(wù)器集中處理等，這些測試技術(shù)將持續(xù)研究，以圖遏制測試成本持續(xù)上升的態(tài)勢。

3 測試與產(chǎn)業(yè)鏈

集成電路測試貫穿在集成電路設(shè)計(jì)、芯片制造、封裝及集成電路應(yīng)用的全過程。

測試設(shè)計(jì)、開發(fā)、量產(chǎn)與集成電路產(chǎn)業(yè)鏈環(huán)節(jié)均存在密切的聯(lián)系。

3.1 測試與設(shè)計(jì)

在設(shè)計(jì)階段利用EDA工具對芯片進(jìn)行建模、設(shè)計(jì)、仿真、測試等工作，與設(shè)計(jì)環(huán)節(jié)銜接，測試需要解決設(shè)計(jì)與測試文件的兼容性。通過EDA導(dǎo)出的測試文件有VCD、EVCD、WGL、STIL等波形格式，這些文件通常并不能被ATE自動(dòng)識別，需通過時(shí)序分割、周期化、矢量生成，自動(dòng)轉(zhuǎn)換、矢量壓縮等技術(shù)，將基于事件（Event-Based）波形轉(zhuǎn)換為ATE能識別的基于周期（Cycle-Based）向量，以實(shí)現(xiàn)激勵(lì)信號送入器件的輸入管腳，在輸出管腳檢測響應(yīng)輸出，與仿真文件轉(zhuǎn)換的期待值進(jìn)行比較，從而驗(yàn)證器件的功能。

由于設(shè)計(jì)仿真和芯片功能的不同，通過工具轉(zhuǎn)換VCD而生成的測試向量，會(huì)生成較多的時(shí)序沿，而導(dǎo)致無法轉(zhuǎn)換為ATE適用的測試向量，通過分析波形文件的語法結(jié)構(gòu)和特點(diǎn)，設(shè)計(jì)測試時(shí)序優(yōu)化算法[7]，可以解決部分VCD轉(zhuǎn)換后時(shí)序沿和測試波形數(shù)量過多的問題。而隨著集成電路規(guī)模的變大，為保證足夠的測試覆蓋率，測試向量深度變成一個(gè)天文數(shù)字，同時(shí)占用的ATE測試向量存儲(chǔ)空間過大，很多情況下無法一次性加載，導(dǎo)致整個(gè)測試開發(fā)進(jìn)程拉長和測試效率下降、測試成本上升，因此不僅需要在仿真文件時(shí)進(jìn)行相應(yīng)壓縮，在生成的測試向量中也需要采用相應(yīng)的壓縮算法與技術(shù)來解決以上問題。

3.2 測試與制造

目前具備先進(jìn)工藝能力的集成電路制造企業(yè)屈指可數(shù)，尤其是到了40 nm工藝后。這些制造企業(yè)通常具備較完整的數(shù)據(jù)分析工具以提高工藝良率，測試需要解決的典型要求有測試數(shù)據(jù)信息化無縫聯(lián)接要求，如測試生產(chǎn)線的數(shù)據(jù)與制造企業(yè)數(shù)據(jù)分析系統(tǒng)互聯(lián)等。

圖3是一種半導(dǎo)體測試企業(yè)的自動(dòng)化系統(tǒng)架構(gòu)圖，利用現(xiàn)代網(wǎng)絡(luò)技術(shù)和自動(dòng)化技術(shù)，開發(fā)企業(yè)資源規(guī)劃系統(tǒng)、產(chǎn)品數(shù)據(jù)管理系統(tǒng)、倉庫管理系統(tǒng)、制造執(zhí)行系統(tǒng)、客戶關(guān)系管理系統(tǒng)、物流管理系統(tǒng)等，實(shí)現(xiàn)在線良率自動(dòng)規(guī)則過濾與監(jiān)控。在測試程序、測試規(guī)范、測試數(shù)據(jù)、報(bào)表、圖表、軟件、圖紙、計(jì)劃、波形等方面實(shí)現(xiàn)實(shí)時(shí)互動(dòng)，實(shí)現(xiàn)全格式兼容，信息實(shí)時(shí)傳遞。

3.3 測試與封裝

晶圓測試在封裝前進(jìn)行，測試結(jié)果通常以ink磁性墨點(diǎn)方式和inkless map文件兩種方式傳遞，當(dāng)大芯片工藝發(fā)展到12英寸后，原ink的方式已被產(chǎn)業(yè)界淘汰，基本為inkless map方式作為測試結(jié)果，該文件除了作為封裝應(yīng)用外，同時(shí)可提供給制造、設(shè)計(jì)企業(yè)。

同時(shí)測試結(jié)果往往需要與Visual Inspection結(jié)果進(jìn)行合并以確定最終的測試結(jié)果，因此inkless map是測試需要解決的關(guān)鍵問題。

不同的封裝企業(yè)對inkless map會(huì)有不同的格式要求和規(guī)定[9]，在測試環(huán)節(jié)，需要在靈活匹配的前提下，實(shí)現(xiàn)測試與封裝滿足國際標(biāo)準(zhǔn)的test map自對準(zhǔn)技術(shù)、自對準(zhǔn)精度，在提交good die芯片的同時(shí)，提供準(zhǔn)確inkless map文件。

4 結(jié)束語

隨著集成電路工藝制程、集成技術(shù)、產(chǎn)品技術(shù)的不斷發(fā)展，極大規(guī)模集成電路測試面臨愈加嚴(yán)峻的挑戰(zhàn)，本文討論了新出現(xiàn)的測試技術(shù)以及傳統(tǒng)測試技術(shù)的革新，推動(dòng)了整個(gè)集成電路產(chǎn)業(yè)技術(shù)進(jìn)步，同時(shí)討論了如何在提高測試覆蓋率的情況下降低測試成本，提高測試開發(fā)效率，縮短測試周期的測試業(yè)難題。相信通過測試與產(chǎn)業(yè)鏈互動(dòng)和互聯(lián)網(wǎng)、云計(jì)算的結(jié)合，極大規(guī)模集成電路測試技術(shù)必將引來新的飛躍突破。

[1]工業(yè)和信息化部.集成電路產(chǎn)業(yè)“十二五”發(fā)展規(guī)劃[EB/OL].http://www.miit.gov.cn/n11293472/n11293832/n11293907/n11368223/n14473435.files/n14473350.doc.

[2]INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS.TEST AND TEST EQUIPMENT[EB/OL].http://www.itrs.net/Links/2013ITRS/2013Chapters/2013Test.pdf.

[3]Xilinx.Transceiver Offerings [EB/OL].http://www.xilinx.com/products/technology/high-speed-serial/index.htm.

[4]Brandon Noia,Krishnendu Chakrabarty.Design-for-Test and Test Optimization Techniques for TSV-based 3D Stacked ICs [M].Switzerland：Springer International Publishing,2014：159-180.

[5]M Bhushan,M B Ketchen.Microelectronic Test Structures for CMOS Technology [M].LLC：Springer International Publishing,2011,317-357.

[6]NATIONAL INSTRUMENTS.Semiconductor [EB/OL].http://www.ni.com/automatedtest/semiconductor/zhs

[7]陳輝，姚若河，王曉晗.一種ATE測試向量時(shí)序優(yōu)化算法[J].微電子學(xué)，2011,41（2）.

[8]郭旭棋.12寸半導(dǎo)體測試廠自動(dòng)化研究[D].上海交通大學(xué)，2007.

[9]XUELIN ZHOU.DESIGN OF AN AUTOMATED INKLESS WAFERMAP SYSTEM [D].Texas Tech University,2001.