基于SystemVerilog的多通道ARINC429總線通訊板卡的設(shè)計

崔惠珊+崔海青+李淼

摘 要： 為解決航電系統(tǒng)仿真驗證過程中大多數(shù)ARINC429板卡軟件定時不精確、不可靠的問題，擬從硬件上實現(xiàn)多通道、并行、高精度定時循環(huán)發(fā)送，采用基于標準SystemVerilog語言智能配置循環(huán)存儲器的方法實現(xiàn)優(yōu)化定時功能，提出一種多通道航空總線通信板卡設(shè)計方案。該方法采用通用網(wǎng)絡(luò)接口與計算機連接，在基于LabVIEW的航空總線測試平臺下，對所設(shè)計板卡進行測試和驗證，結(jié)果表明該方法能夠滿足多個通道并行定時發(fā)送數(shù)據(jù)的要求，并且各項指標符合ARINC429電氣標準。

關(guān)鍵字： SystemVerilog； 多通道ARINC429； 定時循環(huán)發(fā)送； LabVIEW

中圖分類號： TN964?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0054?04

Design of multi?channel ARINC429 bus communication card based on SystemVerilog

CUI Hui?shan1， CUI Hai?qing2， LI Miao1

（1. School of Urban Rail Traffic， Beijing Jiaotong Vocational Technical College， Beijing 102200， China；

2. School of Aviation Automation， Civil Aviation University of China， Tianjin 300300， China）

Abstract： In order to solve the problem that most ARINC429 card softwares has imprecise and unreliable timing in validation of avionics system simulation， it is planned to realize multi?channel， parallel and high?accuracy timing cycle transmission by hardware， and implement the optimal timing function with the method that uses SystemVerilog language to intelligently configure a cyclic memory. A design scheme of multi?channel avionics bus communication card is proposed， in which a common network interface is adopted to connect with the computer. The designed board card was tested and validated on the LabVIEW?based aviation bus test platform. The results shows that this method can meet the requirements of parallel and timing data transmission in multiple channels， and each index meets ARINC429 electrical standard.

Keywords： SystemVerilog； mult?channel ARINC429； clocked cycle transmission； LabVIEW

0 引 言

ARINC429總線是美國航空無線電公司（RTCA）制定的一種串行通信標準，是基于Mark33數(shù)字信息傳輸系統(tǒng)DITS（Digital Information Transfer System）的單向數(shù)據(jù)總線標準，是專為航空電子系統(tǒng)通信規(guī)定的航空工業(yè)標準，它詳細規(guī)劃了航空電子系統(tǒng)中各個電子設(shè)備之間及電子設(shè)備和系統(tǒng)之間的電氣接口標準和通信方式[1]。隨著我國對航空工業(yè)投入的重視，和大飛機項目的進展，國內(nèi)很多企業(yè)和研究所開始進入航空電子研究領(lǐng)域。新型現(xiàn)代民航客機如Boeing787，和我國正在研發(fā)生產(chǎn)的C919大飛機的智能電子系統(tǒng)需要的大量的數(shù)據(jù)通道和數(shù)據(jù)量。而當(dāng)前市場上的ARINC429總線板卡價格昂貴，功能簡單，在實現(xiàn)多個標號的定時循環(huán)發(fā)送功能時，大多是由軟件定時實現(xiàn)。Windows操作系統(tǒng)定時精度10 ms，而一個ARINC429字的發(fā)送周期為2.88 ms（低速）或0.36 ms（高速），所以這種方法定時精度不高。而且由于需要定時從上位機向下發(fā)送數(shù)據(jù)，會大量占用總線資源，從而出現(xiàn)數(shù)據(jù)擁塞現(xiàn)象，導(dǎo)致板卡無法向上位機發(fā)送數(shù)據(jù)。在做飛機電子系統(tǒng)研究的過程中難以達到要求。

要解決上述問題，主要有兩個途徑：一是提高板卡與計算機之間的總線傳輸速度，這種方法雖然可以緩解數(shù)據(jù)擁塞現(xiàn)象，但依然無法解決定時精度不高的問題，且隨著ARINC429通道數(shù)的增多（比如16收16發(fā)），數(shù)據(jù)擁塞現(xiàn)象仍會出現(xiàn)。二是由硬件實現(xiàn)定時，即每當(dāng)要循環(huán)發(fā)送數(shù)據(jù)時，上位機告知下位機要發(fā)送的數(shù)據(jù)和循環(huán)頻率，由硬件自主定時發(fā)送。顯然第二種方式更符合ARINC429電氣標準，但是對硬件的設(shè)計提出了更高的要求。

1 系統(tǒng)總體方案

本文提出的設(shè)計方法，基于SystemVerilog語言，設(shè)計一個包含16個ARINC429發(fā)送通道和16個ARINC429接收通道，通過網(wǎng)絡(luò)端口和上位機進行數(shù)據(jù)通信，系統(tǒng)總體設(shè)計方案如圖1所示。

圖1 系統(tǒng)總體設(shè)計方案

由于ARINC429協(xié)議芯片如HS?3282數(shù)據(jù)格式固定，使用不夠靈活方便，價格昂貴，所以采用FPGA進行設(shè)計，實現(xiàn)ARINC429數(shù)據(jù)的發(fā)送和接收，使用電平轉(zhuǎn)換芯片HI?8585和HI?8588，將ARINC429電平轉(zhuǎn)換成FPGA能接受的TTL電平和將TTL電平轉(zhuǎn)換成ARINC429電平。板卡和上位機的網(wǎng)絡(luò)通信協(xié)議較為復(fù)雜，所以使用W5100協(xié)議芯片，既節(jié)省了設(shè)計時間，也利于將板卡應(yīng)用于各種不同的操作系統(tǒng)，提高了傳輸速度和通用性。

2 SystemVerilog

SystemVerilog是對IEEEStd l364?200l Verilog Standard的一個擴展，這種擴展可被歸納為兩個方面：對硬件建模的擴展，主要集成SUPERLOG和C語言的很多特點；對驗證和斷言方面的擴展，主要集成來自SUPERLOG，VERA，C，C++和VHDL語言的特點，另外還有來自O(shè)VA和PSL的斷言。

2.1 設(shè)計意圖

和Verilog相比，SystemVerilog加入了一些新的關(guān)鍵字，更能體現(xiàn)出設(shè)計者的設(shè)計意圖，避免潛在的錯誤。

在Verilog中使用case語句時，通常用綜合導(dǎo)向（pragma）來指導(dǎo)并行結(jié)構(gòu)的實現(xiàn)，但這樣會導(dǎo)致RTL仿真和門級仿真不一致。而System Verilog加入了關(guān)鍵字unique和priority，unique表示生成并行結(jié)構(gòu)，priority表示生成優(yōu)先級結(jié)構(gòu)，從而從設(shè)計時就使仿真和驗證保持高度一致。

在Verilog中使用always語句描述組合邏輯電路時，若在敏感表中不小心錯誤地遺漏了輸入信號，會導(dǎo)致綜合后產(chǎn)生意外的寄存器。而SystemVerilog加入了關(guān)鍵字always_comb，表示所描述的是組合邏輯電路，無需寫敏感表，從而減少了錯誤[2]。

2.2 斷 言

斷言是對設(shè)計意圖的一種陳述，說明某些行為必須發(fā)生或從不發(fā)生。它不屬于設(shè)計，但能提高設(shè)計的可觀察性和可控性。在仿真時，通過觀察信號波形來尋找設(shè)計錯誤是一項非常單調(diào)乏味的工作，而斷言可以幫助設(shè)計人員縮短調(diào)試時間。斷言以正規(guī)且自然的語言形式描述了信號應(yīng)有的行為（無需綜合），斷言失敗時產(chǎn)生的錯誤信息可供用戶作為參考文檔，即“活”的注釋[3]。

3 ARINC429數(shù)據(jù)發(fā)送

3.1 設(shè)計需求

要實現(xiàn)16個發(fā)送通道發(fā)送ARINC429數(shù)據(jù)，且具備硬件自主定時發(fā)送功能，能以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms為間隔發(fā)送定時循環(huán)數(shù)據(jù)，定時間隔精度為1 μs。

3.2 循環(huán)存儲器

由于所需實現(xiàn)的定時循環(huán)發(fā)送的發(fā)送間隔均是50 ms的整數(shù)倍，所以每隔50 ms安排一次所需發(fā)送的數(shù)據(jù)。比如第一個50 ms，所有存儲器的數(shù)據(jù)都發(fā)送；第二個50 ms，則只需發(fā)送50 ms寄存器的數(shù)據(jù)；第三個50 ms，只需發(fā)送50 ms寄存器和100 ms寄存器的數(shù)據(jù)，以此類推。在硬件實現(xiàn)上，給每個存儲器配置一個計數(shù)器，以判斷當(dāng)前的50 ms內(nèi)該循環(huán)存儲器的數(shù)據(jù)是否該被發(fā)送。每個循環(huán)存儲器的循環(huán)頻率都是可以設(shè)置的，上位機通過發(fā)送命令字，可以改變對應(yīng)的循環(huán)存儲器的循環(huán)頻率。也可以發(fā)送清除命令，清空該存儲器。

為保證發(fā)送的時間精度，在50 ms內(nèi)為每個循環(huán)存儲器設(shè)定了其專有的時間段，如圖2所示。

圖2 兩種模式下循環(huán)存儲器時間段分配圖

以高速模式下的存儲器1為例，假設(shè)該存儲器的循環(huán)間隔為100 ms。在第5 ms，首次發(fā)送該存儲器內(nèi)的數(shù)據(jù)，在105 ms到來時，發(fā)送第二次，以此類推。整個系統(tǒng)采用32 MHz晶振作為時鐘，采用這種方法足以保證時間間隔精度。在空余的時段，或循環(huán)存儲器數(shù)據(jù)不滿的情況下，發(fā)送只發(fā)送一次的數(shù)據(jù)。

3.3 循環(huán)發(fā)送

之所以按發(fā)送速率的不同安排存儲器的時間分配，主要是由于發(fā)送一個低速ARINC429字需要2.88 ms，在5 ms內(nèi)只能發(fā)送1個數(shù)據(jù)字，會造成時間浪費。所以，兩種模式分開安排，使板卡在有限的時間內(nèi)盡可能多的發(fā)送數(shù)據(jù)。

在高速模式下，發(fā)送每個數(shù)據(jù)字需要0.36 ms（包括4位空閑位），5 ms內(nèi)最多可發(fā)送可以發(fā)送13個數(shù)據(jù)字（0.36×13=4.68 ms），而剩余的0.32 ms則處于空閑狀態(tài)，等待下一次5 ms到來，以保證每個5 ms的開始都是精確定時。在每5 ms開始時，根據(jù)當(dāng)前時間，從相應(yīng)的循環(huán)存儲器內(nèi)按時段安排讀出數(shù)據(jù)，如果該循環(huán)存儲器內(nèi)數(shù)據(jù)不足13個，則讀取單次發(fā)送的數(shù)據(jù)加到后面，保證單次發(fā)送的數(shù)據(jù)也能及時發(fā)送。

低速模式和高速模式基本相同，只不過高速模式發(fā)送每個數(shù)據(jù)字需要2.88 ms，所以在50 ms內(nèi)只分配了5個循環(huán)存儲器，每個循環(huán)存儲器只能發(fā)送3個數(shù)據(jù)字。

3.4 循環(huán)存儲器智能配置

系統(tǒng)能夠?qū)崿F(xiàn)以50 ms，100 ms，150 ms，200 ms，250 ms，300 ms，350 ms，400 ms，450 ms，500 ms為間隔進行定是循環(huán)發(fā)送，但在實際使用中，并非每個通道都需要這10種循環(huán)間隔，只需要其中某一個或幾個循環(huán)間隔。所以，每個循環(huán)寄存器對應(yīng)的循環(huán)間隔并非是不變的，而是可通過上位機發(fā)出指令改變，這樣就能最大程度的利用硬件資源，實現(xiàn)更多數(shù)據(jù)的定時循環(huán)發(fā)送。

3.5 發(fā)送ARINC429數(shù)據(jù)

ARINC429規(guī)范規(guī)定每個ARINC429通道的速率都是固定的，不可中途改變。所以，只需在初始化時由上位機發(fā)送命令字，控制每個通道的速率。對于每個發(fā)送模塊，都采用16倍頻發(fā)送。由于FPGA發(fā)送出來的電平是TTL電平，不是標準的ARINC429電平，所以采用ARINC429專用的電平轉(zhuǎn)換芯片HI?8585，進行電平轉(zhuǎn)換。

4 ARINC429數(shù)據(jù)接收

4.1 設(shè)計需求和實現(xiàn)方法

接收到ARINC429數(shù)據(jù)后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數(shù)據(jù)的接收過程見圖3，首先由接收模塊接收ARINC429數(shù)據(jù)，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數(shù)據(jù)傳送給并串轉(zhuǎn)換模塊之后，再寫入FIFO，等待網(wǎng)絡(luò)模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉(zhuǎn)換，采用HI?8588將ARINC429電平轉(zhuǎn)換成TTL電平。接收通道的速率，也是由上位機通過發(fā)送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發(fā)送給處理模塊。

圖3 ARINC429數(shù)據(jù)接收過程

4.3 處理模塊

處理模塊收到數(shù)據(jù)后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發(fā)送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數(shù)據(jù)添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數(shù)據(jù)字的時長也有360 μs，所以10 μs的精度已經(jīng)足夠了。

4.4 并行通道數(shù)據(jù)轉(zhuǎn)換模塊

并行通道數(shù)據(jù)轉(zhuǎn)換模塊是采取輪詢的方式，向處理模塊發(fā)送讀取請求，如果處理模塊當(dāng)前有數(shù)據(jù)，則在兩個時刻后將數(shù)據(jù)和使能信號發(fā)出，并行通道數(shù)據(jù)轉(zhuǎn)換模塊檢測到使能信號則將該數(shù)據(jù)接收。接收到數(shù)據(jù)后，依據(jù)接收到的時刻，可以判斷出該數(shù)據(jù)所處的通道，給該數(shù)據(jù)添加上4位的通道標簽。綜上所述，進入到FIFO的數(shù)據(jù)共有64位，ARINC429數(shù)據(jù)32位，時間標簽28位，通道標簽4位。

5 網(wǎng)絡(luò)通信和控制

5.1 W5100

W5100 是一款多功能的單片網(wǎng)絡(luò)接口芯片，內(nèi)部集成有 10 M/100 M以太網(wǎng)控制器，主要應(yīng)用于高集成、高穩(wěn)定、高性能和低成本的嵌入式系統(tǒng)中。W5100 內(nèi)部集成了全硬件的、且經(jīng)過多年市場驗證的 TCP/IP 協(xié)議棧、以太網(wǎng)介質(zhì)傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協(xié)議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協(xié)議已經(jīng)在很多領(lǐng)域經(jīng)過了多年的驗證。W5100 內(nèi)部還集成有 16 KB 存儲器用于數(shù)據(jù)傳輸。使用W5100不需要考慮以太網(wǎng)的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統(tǒng)對網(wǎng)絡(luò)傳輸速度要求比較高，所以采用直接并行總線方式。由于系統(tǒng)時鐘是32 MHz，通過Altera提供的PLL IPCore產(chǎn)生100 MHz時鐘[5]，來產(chǎn)生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數(shù)據(jù)交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數(shù)據(jù)通過網(wǎng)絡(luò)發(fā)送給待測板卡，同時記錄下此數(shù)據(jù)，待測板卡接到數(shù)據(jù)后通過ARINC429通道將數(shù)據(jù)發(fā)送給校驗板卡，校驗板卡接收到數(shù)據(jù)后通過PCI接口回傳給上位機，上位機軟件將此數(shù)據(jù)和原數(shù)據(jù)進行對比，從而實現(xiàn)了對板卡ARINC429發(fā)送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數(shù)據(jù)接收功能。圖5為在偶校驗方式下某次ARINC429發(fā)送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數(shù)據(jù)列表。

7 結(jié) 論

本文提出的設(shè)計方法，適用于新型現(xiàn)代客機研制過程中，對航空電子系統(tǒng)中大量ARINC429總線數(shù)據(jù)傳輸?shù)臏y試和驗證，對于飛機電子系統(tǒng)總線通信規(guī)范設(shè)計的的合理性和可靠性提供了測試方法?；诒痉桨傅耐ㄐ虐蹇ń涌诓皇懿僮飨到y(tǒng)的限制，也不需要復(fù)雜的驅(qū)動程序，基于此可以開發(fā)各種新型的總線測試設(shè)備。驗證結(jié)果證明，板卡符合ARINC429設(shè)計標準，能夠?qū)崿F(xiàn)多通道并行發(fā)送、接收ARINC429數(shù)據(jù)，基于硬件的定時功能設(shè)計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結(jié)果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設(shè)計與應(yīng)用[J].計算機測量與控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100數(shù)據(jù)手冊（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設(shè)計（高級篇）[M].北京：人民郵電出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429總線接口設(shè)計與實現(xiàn)[J].電子器件，2005（2）：432?434.

4 ARINC429數(shù)據(jù)接收

4.1 設(shè)計需求和實現(xiàn)方法

接收到ARINC429數(shù)據(jù)后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數(shù)據(jù)的接收過程見圖3，首先由接收模塊接收ARINC429數(shù)據(jù)，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數(shù)據(jù)傳送給并串轉(zhuǎn)換模塊之后，再寫入FIFO，等待網(wǎng)絡(luò)模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉(zhuǎn)換，采用HI?8588將ARINC429電平轉(zhuǎn)換成TTL電平。接收通道的速率，也是由上位機通過發(fā)送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發(fā)送給處理模塊。

圖3 ARINC429數(shù)據(jù)接收過程

4.3 處理模塊

處理模塊收到數(shù)據(jù)后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發(fā)送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數(shù)據(jù)添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數(shù)據(jù)字的時長也有360 μs，所以10 μs的精度已經(jīng)足夠了。

4.4 并行通道數(shù)據(jù)轉(zhuǎn)換模塊

并行通道數(shù)據(jù)轉(zhuǎn)換模塊是采取輪詢的方式，向處理模塊發(fā)送讀取請求，如果處理模塊當(dāng)前有數(shù)據(jù)，則在兩個時刻后將數(shù)據(jù)和使能信號發(fā)出，并行通道數(shù)據(jù)轉(zhuǎn)換模塊檢測到使能信號則將該數(shù)據(jù)接收。接收到數(shù)據(jù)后，依據(jù)接收到的時刻，可以判斷出該數(shù)據(jù)所處的通道，給該數(shù)據(jù)添加上4位的通道標簽。綜上所述，進入到FIFO的數(shù)據(jù)共有64位，ARINC429數(shù)據(jù)32位，時間標簽28位，通道標簽4位。

5 網(wǎng)絡(luò)通信和控制

5.1 W5100

W5100 是一款多功能的單片網(wǎng)絡(luò)接口芯片，內(nèi)部集成有 10 M/100 M以太網(wǎng)控制器，主要應(yīng)用于高集成、高穩(wěn)定、高性能和低成本的嵌入式系統(tǒng)中。W5100 內(nèi)部集成了全硬件的、且經(jīng)過多年市場驗證的 TCP/IP 協(xié)議棧、以太網(wǎng)介質(zhì)傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協(xié)議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協(xié)議已經(jīng)在很多領(lǐng)域經(jīng)過了多年的驗證。W5100 內(nèi)部還集成有 16 KB 存儲器用于數(shù)據(jù)傳輸。使用W5100不需要考慮以太網(wǎng)的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統(tǒng)對網(wǎng)絡(luò)傳輸速度要求比較高，所以采用直接并行總線方式。由于系統(tǒng)時鐘是32 MHz，通過Altera提供的PLL IPCore產(chǎn)生100 MHz時鐘[5]，來產(chǎn)生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數(shù)據(jù)交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數(shù)據(jù)通過網(wǎng)絡(luò)發(fā)送給待測板卡，同時記錄下此數(shù)據(jù)，待測板卡接到數(shù)據(jù)后通過ARINC429通道將數(shù)據(jù)發(fā)送給校驗板卡，校驗板卡接收到數(shù)據(jù)后通過PCI接口回傳給上位機，上位機軟件將此數(shù)據(jù)和原數(shù)據(jù)進行對比，從而實現(xiàn)了對板卡ARINC429發(fā)送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數(shù)據(jù)接收功能。圖5為在偶校驗方式下某次ARINC429發(fā)送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數(shù)據(jù)列表。

7 結(jié) 論

本文提出的設(shè)計方法，適用于新型現(xiàn)代客機研制過程中，對航空電子系統(tǒng)中大量ARINC429總線數(shù)據(jù)傳輸?shù)臏y試和驗證，對于飛機電子系統(tǒng)總線通信規(guī)范設(shè)計的的合理性和可靠性提供了測試方法?；诒痉桨傅耐ㄐ虐蹇ń涌诓皇懿僮飨到y(tǒng)的限制，也不需要復(fù)雜的驅(qū)動程序，基于此可以開發(fā)各種新型的總線測試設(shè)備。驗證結(jié)果證明，板卡符合ARINC429設(shè)計標準，能夠?qū)崿F(xiàn)多通道并行發(fā)送、接收ARINC429數(shù)據(jù)，基于硬件的定時功能設(shè)計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結(jié)果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設(shè)計與應(yīng)用[J].計算機測量與控制，2004（5）：476?479.

[2] ZWOLINSKI Mark. Digital system design with system [M]. [S.l.]： Pearson Education， Inc， 2010： 43?129.

[3] BERGERON Janick， CERNY Eduard， HUNTER Alan， et al. Verification methodology manual for SystemVerilog [M]. USA： Synopsys， Inc， 2006.

[4] 佚名.W5100數(shù)據(jù)手冊（Version 1.1.6）[EB/OL].[2010?02?11].http：//www.wiznet.co.kr.

[5] 吳繼華，蔡海寧，王誠.Altera FPGA/CPLD設(shè)計（高級篇）[M].北京：人民郵電出版社，2005.

[6] 周德新，樊智勇.基于USB的ARINC429總線接口設(shè)計與實現(xiàn)[J].電子器件，2005（2）：432?434.

4 ARINC429數(shù)據(jù)接收

4.1 設(shè)計需求和實現(xiàn)方法

接收到ARINC429數(shù)據(jù)后，要能進行制定Label號過濾，并具有自動添加時間標簽功能。

ARINC429數(shù)據(jù)的接收過程見圖3，首先由接收模塊接收ARINC429數(shù)據(jù)，然后交給處理模塊進行Label號過濾盒添加時間標簽。16個通道的處理模塊把數(shù)據(jù)傳送給并串轉(zhuǎn)換模塊之后，再寫入FIFO，等待網(wǎng)絡(luò)模塊來讀取。

4.2 接收模塊

在總線信號進入FPGA之前，同樣要做電平轉(zhuǎn)換，采用HI?8588將ARINC429電平轉(zhuǎn)換成TTL電平。接收通道的速率，也是由上位機通過發(fā)送命令字來控制。采用16倍頻進行接收，在接收完成后進行奇偶校驗，如果校驗正確則發(fā)送給處理模塊。

圖3 ARINC429數(shù)據(jù)接收過程

4.3 處理模塊

處理模塊收到數(shù)據(jù)后首先要進行Label號過濾，待過濾的Label號都是由上位機通過命令字的形式發(fā)送下來，存儲在FPGA中，每個通道可最多過濾16個Label號。在過濾完Label號后，給數(shù)據(jù)添加上時間標簽。時間標簽是一個28位的二進制碼，最低位表示10 μs，由于即使高速模式下，一個ARINC429數(shù)據(jù)字的時長也有360 μs，所以10 μs的精度已經(jīng)足夠了。

4.4 并行通道數(shù)據(jù)轉(zhuǎn)換模塊

并行通道數(shù)據(jù)轉(zhuǎn)換模塊是采取輪詢的方式，向處理模塊發(fā)送讀取請求，如果處理模塊當(dāng)前有數(shù)據(jù)，則在兩個時刻后將數(shù)據(jù)和使能信號發(fā)出，并行通道數(shù)據(jù)轉(zhuǎn)換模塊檢測到使能信號則將該數(shù)據(jù)接收。接收到數(shù)據(jù)后，依據(jù)接收到的時刻，可以判斷出該數(shù)據(jù)所處的通道，給該數(shù)據(jù)添加上4位的通道標簽。綜上所述，進入到FIFO的數(shù)據(jù)共有64位，ARINC429數(shù)據(jù)32位，時間標簽28位，通道標簽4位。

5 網(wǎng)絡(luò)通信和控制

5.1 W5100

W5100 是一款多功能的單片網(wǎng)絡(luò)接口芯片，內(nèi)部集成有 10 M/100 M以太網(wǎng)控制器，主要應(yīng)用于高集成、高穩(wěn)定、高性能和低成本的嵌入式系統(tǒng)中。W5100 內(nèi)部集成了全硬件的、且經(jīng)過多年市場驗證的 TCP/IP 協(xié)議棧、以太網(wǎng)介質(zhì)傳輸層（MAC）和物理層（PHY）。硬件 TCP/IP 協(xié)議棧支持 TCP，UDP，IPv4，ICMP，ARP，IGMP 和 PPPoE，這些協(xié)議已經(jīng)在很多領(lǐng)域經(jīng)過了多年的驗證。W5100 內(nèi)部還集成有 16 KB 存儲器用于數(shù)據(jù)傳輸。使用W5100不需要考慮以太網(wǎng)的控制，只需要進行簡單的端口（Socket）編程[4]。

5.2 直接并行讀/寫時序

W5100提供 3種接口：直接并行總線、間接并行總線和 SPI總線。采用SPI總線最為簡單，但是SPI傳輸速度較直接并行總線慢很多，本系統(tǒng)對網(wǎng)絡(luò)傳輸速度要求比較高，所以采用直接并行總線方式。由于系統(tǒng)時鐘是32 MHz，通過Altera提供的PLL IPCore產(chǎn)生100 MHz時鐘[5]，來產(chǎn)生讀/寫時序，讀/寫時序如圖4所示。

圖4 W5100讀/寫時序

6 測 試

板卡的測試是通過一塊標準的AIRNC429板卡，來測試待測板卡的性能。校驗板卡選用NI公司的ACX429?3U?16板卡，該板卡具有通過PCI接口和計算機進行數(shù)據(jù)交互。

測試主要包括兩部分：第一部分是上位機—待測板卡—校驗板卡—上位機通路，即上位機軟件將數(shù)據(jù)通過網(wǎng)絡(luò)發(fā)送給待測板卡，同時記錄下此數(shù)據(jù)，待測板卡接到數(shù)據(jù)后通過ARINC429通道將數(shù)據(jù)發(fā)送給校驗板卡，校驗板卡接收到數(shù)據(jù)后通過PCI接口回傳給上位機，上位機軟件將此數(shù)據(jù)和原數(shù)據(jù)進行對比，從而實現(xiàn)了對板卡ARINC429發(fā)送功能的測試。第二部分是上位機—校驗板卡—待測板卡—上位機，原理和第一部分相同，能夠測試板卡的ARINC429數(shù)據(jù)接收功能。圖5為在偶校驗方式下某次ARINC429發(fā)送波形圖，圖6為在上位機采用LabVIEW測試程序獲取的數(shù)據(jù)列表。

7 結(jié) 論

本文提出的設(shè)計方法，適用于新型現(xiàn)代客機研制過程中，對航空電子系統(tǒng)中大量ARINC429總線數(shù)據(jù)傳輸?shù)臏y試和驗證，對于飛機電子系統(tǒng)總線通信規(guī)范設(shè)計的的合理性和可靠性提供了測試方法?；诒痉桨傅耐ㄐ虐蹇ń涌诓皇懿僮飨到y(tǒng)的限制，也不需要復(fù)雜的驅(qū)動程序，基于此可以開發(fā)各種新型的總線測試設(shè)備。驗證結(jié)果證明，板卡符合ARINC429設(shè)計標準，能夠?qū)崿F(xiàn)多通道并行發(fā)送、接收ARINC429數(shù)據(jù)，基于硬件的定時功能設(shè)計提高了定時精度。

圖5 雙極性歸零碼偶校驗波形圖

圖6 測試結(jié)果圖

參考文獻

[1] 鄧智敏，張軍.基于HS3282的ARINC429總線通信卡的設(shè)計與應(yīng)用[J].計算機測量與控制，2004（5）：476?479.

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[6] 周德新，樊智勇.基于USB的ARINC429總線接口設(shè)計與實現(xiàn)[J].電子器件，2005（2）：432?434.